芯耀
与非AI
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导语：背面供电网络（BSPDN）被业界视为2nm及以下制程的关键使能技术——它将电源传输网络移至晶圆背面，释放正面布线资源，使动态电压跌落改善约10倍，所需金属层数从10-12层降至7-8层。然而，台积电、imec等机构的研究揭示了一个悖论：功耗总量在下降，但芯片局部热点温度反而可能升高14℃之多。这多出来的热量究竟从何而来？
一、热路径被重构：硅衬底这块“白送的散热板”被磨掉了
理解14℃的来源，首先要看清背面供电改变了什么。
在传统正面供电结构中，晶体管上方压着十几层金属，下方垫着约775微米厚的硅衬底。芯片封装时器件面朝下，热从晶体管出发，穿过厚硅衬底，再经导热界面材料到达散热器。厚硅衬底在这里扮演了两个角色：纵向导热，以及更重要地——横向扩散，将局部热点的热量摊开到更大面积，相当于白送晶体管一块均热板。
背面供电将器件留在中间：正面是只跑信号的互连层，背面是新做的供电金属层。imec研究员迈尔斯描述这一结构时说，发热的器件被正面互连和背面金属“夹住”了。更关键的是，晶圆背面需要减薄至1-3微米——磨掉775微米中99.8%的厚度，恰好磨掉了那块承担横向扩散功能的硅板。
硅的热导率约140 W/(m·K)，而二氧化硅仅1.4 W/(m·K)。减薄之后，热点周围只剩下低热导的介质层和金属层，热无处横向扩散，只能就地堆积，被迫向单一方向挤出。imec热建模团队负责人赫尔曼·奥普林斯指出，额外温升主要来自两方面：硅衬底减薄导致横向热扩散能力下降，以及硅载片和键合界面进入了通往散热方案的主热路径。
二、三组数据指向同一方向：温升不是孤例
目前公开可查的量化证据主要有三组，来源和条件各不相同，但方向高度一致。
第一组来自imec在2024年IEDM上的论文。他们按一颗80核服务器SoC的真实功耗分布，在112平方毫米的模型上做了1微米分辨率的温度仿真。结论是：与正面供电结构相比，背面供电结构的热点温度最高高出约14℃。论文将成因归结为额外热阻与背面供电自身摊热能力下降的相互作用。
第二组来自国立阳明交通大学的封装级仿真。他们的口径是最高温度：正面供电结构57℃，换成背面供电升至80℃。热阻来源包括正面后端层的高热阻、晶圆背面工艺引入的混合键合层，以及衬底减薄。
第三组来自一项多尺度建模研究，对CPU热点区域的分析显示，背面供电结构的温度比正面供电高出约45%。
值得注意的是，英特尔PowerVia测试芯片的表述常被引为反例。但该芯片是Intel 4加PowerVia的能效核测试芯片，仍使用鳍式晶体管，与千瓦级GAA高算芯片不在一个量级，两者并不构成正反对立。
三、冷却方案正在从封装外搬进硅片内部
面对这一挑战，产业链已在多个层面展开应对。
设计端率先行动。迈尔斯给出了两条路径：将背面供电网络的金属密度做满，让金属层承担局部横向扩散；提高正面后道工艺的过孔密度，降低通往散热器一侧的热阻。更进一步，热正成为布局阶段的显式约束——标准单元摆放、高功耗模块聚集程度、纳米硅通孔布局，都在被重新审视。
冷却结构则正在经历一场从封装外向硅片内部的迁移。台积电在2025年ECTC上演示了直接硅水冷方案：将刻有微通道的硅基微冷却器熔融键合到芯片背面，跳过导热界面材料。在超过2.6千瓦总功耗下，温升压在63℃以内，逻辑芯片背面功率密度超过7 W/mm²。
韩国科学技术院今年公布的方案更进一步，将微米级水路直接刻在硅基底内部，室温水单相冷却即可应对2000 W/cm²，芯片核心温度压在100℃以内，且无需昂贵的纳米表面改性或金刚石衬底。
金刚石材料则是另一条更贵但更快的路。Akash Systems在2026年2月交付了首批搭载金刚石冷却方案的英伟达H200服务器，官方数据显示GPU热点温度降低55-60℃，全程满频运行，性能提升15%。
四、观点：散热正从后道工序变为前道工艺
热的绝对量确实在降，背面供电的本意也在实现。但散热难度上升的代价，和省下的那部分功耗，是两笔需要分开记的账。
我不太担心冷却技术本身——微流道、直接硅水冷、金刚石，这几条线上的数字已经说明，把热带走是有解的。我担心的是这些方案的位置变化：它们正在从封装外面搬进封装、搬进基板、搬进硅片本身。这意味着散热从一道整机工序变成了晶圆厂的一道工序。工序一旦进了晶圆厂，它的推进速度就不由数据中心的迭代节奏决定，而由良率、成本和工艺成熟度决定。
上一次互连结构出现这个量级的改动，是九十年代把铝换成铜。那一次改完之后，互连从配套变成了主角。这一次被推到台前的，可能是散热。晶体管还能继续缩，但如果电送不进去、热也散不出来，纸面上的性能就兑现不了。
来源：综合网络报道
