华清远见

• verilog HDL基础之：实例3 数字跑表
  本节通过Verilog HDL语言编写一个具有“百分秒、秒、分”计时功能的数字跑表，可以实现一个小时以内精确至百分之一秒的计时。数字跑表的显示可以通过编写数码管显示程序来实现，本实例只给出数字跑表的实现过程。读者还可以通过增加小时的计时功能，实现完整的跑表功能。

  华清远见

  1

  2013/08/21

  verilog 计数器
• Verilog HDL基础之：时序逻辑电路
  在Verilog HDL语言中，时序逻辑电路使用always语句块来实现。

  华清远见

  1

  2013/08/21

  电路 verilog
• Verilog HDL基础之：Verilog HDL语言简介
  Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首创的。

  华清远见

  1

  2013/08/21

  verilog verilog hdl
• Verilog HDL基础之：赋值语句和块语句
  在Verilog HDL语言中，信号有两种赋值方式：非阻塞赋值方式和阻塞赋值方式。块语句通常用来将两条或多条语句组合在一起，使其在格式上看更像一条语句。块语句有两种：一种是begin_end语句，通常用来标识顺序执行的语句，用它来标识的块称为顺序块；另一种是fork_join语句，通常用来标识并行执行的语句。

  华清远见

  1

  2013/08/21

  verilog verilog hdl
• Verilog HDL基础之：数据类型和运算符
  Verilog HDL中总共有19种数据类型，数据类型是用来表示数字电路硬件中的数据储存和传送元素的。在本书中，我们先只介绍4个最基本的数据类型，它们分别是：reg型，wire型，integer型和parameter型。

  华清远见

  2

  2013/08/21

  verilog verilog hdl
• Verilog HDL基础之：程序基本结构
  Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言，也是一种结构描述的语言。也就是说，既可以用电路的功能描述，也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。

  华清远见

  1

  2013/08/20

  verilog 数字逻辑电路
• Verilog HDL基础之：实例4 PS/2接口控制
  本实例通过Verilog编程实现在红色飓风II代Xilinx开发板上面实现对键盘、LCD、RS-232等接口或者器件进行控制，将有键盘输入的数据在LCD上面显示出来，或者通过RS-232在PC机上的超级终端上显示出来。

  华清远见

  1

  2013/08/20

  verilog verilog hdl
• Verilog HDL基础之：程序设计经验（独家）
  对于Verilog HDL的初学者，经常会对语法中的几个容易混淆的地方产生困惑。本文列出几个常见问题和解决它们的小窍门。

  华清远见

  2013/08/20

  verilog verilog hdl
• Verilog HDL基础之：与C语言的区别与联系（独家）
  Verilog HDL基础之：与C语言的区别与联系。C语言很灵活，查错功能强，还可以通过PLI（编程语言接口）编写自己的系统任务直接与硬件仿真器（如Verilog-XL）结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整。

  华清远见

  3

  2013/08/20

  c语言 verilog
• Verilog HDL基础之：组合逻辑电路的实现(原创)
  Verilog HDL基础之：组合逻辑电路的实现。数字逻辑电路分为两种，分别是组合逻辑与时序逻辑。组合逻辑：输出只是当前输入逻辑电平的函数（有延时），与电路的原始状态无关的逻辑电路。时序逻辑：输出不只是当前输入的逻辑电平的函数，还与电路目前所处的状态有关。

  华清远见

  1

  2013/08/20

  电路 verilog
• Verilog HDL基础之：条件语句
  Verilog HDL基础之if语句是用来判定所给定的条件是否满足，根据判定的结果（真或假）决定执行给出的两种操作之一。Verilog HDL语言提供了3种形式的if语句。case语句是一种多分支选择语句，if语句只有两个分支可供选择，而实际问题中常常需要用到多分支选择。Verilog语言提供的case语句直接处理多分支选择。

  华清远见

  1

  2013/08/20

  verilog verilog hdl
• Verilog HDL基础之：其他常用语句
  Verilog HDL常用的其他语句有：循环语句、结构说明语句等。

  华清远见

  1

  2013/08/20

  verilog verilog hdl

正在努力加载...