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时序

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  • MicroPython LVGL基础知识和概念：时序与动态效果
    本文是 LVGL 9.0 版本面向 MicroPython 开发的「时序与动态效果」核心知识梳理，相当于嵌入式 GUI 的 “动态引擎”，完整拆解了定时器（Timers）、动画系统（Animations）两大核心模块，以及时间线（Timeline）这类进阶编排工具，帮开发者实现周期性任务、延时执行、流畅 UI 动效，是让嵌入式界面从 “静态展示” 升级为 “交互灵动” 的关键基础。
    257
    04/13 09:54
    LVGL MicroPython
  • 布局布线各阶段出现时序gap的原因？
    在芯片设计过程中，不同阶段的时序模型差异会导致时序gap。主要因素包括：Place → CTS：理想时钟假设 vs 实际时钟树引入额外延迟；时序模型从严。CTS → Route：虚拟布线 vs 实际布线增加真实RC；拥塞、DRC、SI影响；时序分析更全面。少数情况：CTS/Route工具优化有效，实际RC优于估计。
    657
    04/09 11:21
    芯片设计 PCB布局布线
  • 如何配置控制器局域网络位时序实现系统性能优化？
    控制器局域网络(CAN)可在多个网络站点之间提供强大的通信能力，支持多种数据速率和距离。CAN具有数据链路层仲裁、同步和错误处理等特性，广泛用于工业、仪器仪表和汽车应用之中。在ISO 11898标准的框架下，借助分布式多主机差分信令和内置故障处理功能，DeviceNet、CANopen等多种协议针对物理层和数据链路层规定了相应的实现方式。本文旨在描述如何针对给定应用优化设置，同时考虑控制器架构、时钟、收发器、逻辑接口隔离等硬件限制。文章将集中介绍网络配置问题——包括数据速率和电缆长度——说明何时有必要对CAN节点进行重新配置，以及如何从一开始就实现对节点的优化配置。
    483
    03/18 11:16
    时序 控制器局域网
  • ICG时序问题再续新篇
    最近遇到了由于local density引起的ICG时序问题，追加一期，总结一下引起ICG时序问题的一些原因。前端RTL设计时如果采用特殊的ICG结构，例如级联ICG或高扇出ICG，容易引起潜在时序问题。
    2393
    2025/08/08
    时序
    ICG时序问题再续新篇
  • 自动驾驶中常提的“时序”是个啥？有啥作用？
    自动驾驶技术的发展，不仅依赖于感知算法的精度和决策规划的智能，还深深植根于系统内部对“时序”这一概念的精准把控。所谓时序，简单来讲，就是系统在不同模块之间、不同传感器之间以及传感器与执行单元之间，按照严格的时间顺序和频率进行数据采集、处理与响应的能力。对于自动驾驶系统而言，时序不仅是保障精度和性能的基石，更是确保安全和可靠性的基础。
    863
    2025/07/17
    自动驾驶 时序
    自动驾驶中常提的“时序”是个啥？有啥作用？

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