芯耀
与非AI
关注我们
设计助手
电子硬件助手
元器件查询
电子硬件助手
元器件查询
电子硬件助手
元器件查询
扫码加入First Input First Output的缩写，先入先出队列，这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。
First Input First Output的缩写，先入先出队列，这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。收起
查看更多
FPGA verilog
FIFO设计（深度16，位宽为8）Verilog代码modelsim仿真
FPGA 仿真
FIFO接口的通用UART串口设计VHDL代码VIVADO仿真
FPGA verilog
UART串口发送模块可接收模块设计Verilog代码VIVADO仿真
FPGA verilog
串口（UART）转FIFO接口设计Verilog代码Quartus仿真
FPGA verilog
Quartus同步FIFO设计verilog代码
FPGA verilog
通用FIFO设计深度8宽度64，verilog仿真
FPGA verilog
通用FIFO设计verilog，1024*8bit仿真
FPGA verilog
Quartus调用FIFO-IP核，完成数据的求和verilog，DE1-SOC开发板
FPGA verilog
FIFO设计16*8，verilog，数据显示在数码管
接口转换器 fifo
基于CH569/565的USB3.0超高速接口应用方案
开发板 fifo
基于DSP2407 开发板实现USB_SLAVEFIFO16IN的电路设计（pcb+原理图+源码）
18课时
明德扬FPGA/ASIC架构设计课同异步FIFO设计思路训练
7课时
FPGA常见IP（FIFO，ddr3，qdrII +，aurora）的使用及设计技巧
© 2010 - 2026 苏州灵动帧格网络科技有限公司 版权所有
ICP经营许可证 苏B2-20140176 | 苏ICP备14012660号-6 | 苏公网安备 32059002001874号
扫码关注
扫码加入
电子硬件助手
元器件查询
