跨越软件与硬件的鸿沟：硬件辅助验证如何重塑芯片开发流程？

在人工智能、自动驾驶、边缘计算等前沿技术浪潮的强力驱动下，全球对算力的渴求达到了前所未有的高度。这场算力革命的核心引擎——AI芯片的设计范式正经历一场深刻的变革。

传统的SoC逐渐让位于更具弹性与扩展性的多芯片（Multi-Die）架构、Chiplet（芯粒）设计以及软件定义的硬件平台。这种演进虽然在性能、能效和定制化方面带来了巨大潜力，但也将芯片验证这一关键环节推入了前所未有的复杂境地。

面对集成度高达数百亿甚至上千亿晶体管的庞大系统，以及与之伴生的庞大软件栈和复杂互连协议，传统的、主要依赖于软件仿真的验证方法已然力不从心。新思科技战略项目执行总监Frank Schirrmeister表示，在此背景下，硬件辅助验证（Hardware-Assisted Verification，HAV）从一项辅助技术演进为不可或缺的战略性工具，它构成了连接早期设计阶段与最终流片之间的关键桥梁，确保如此复杂的系统能够在预期内正常运转。

图1：日益复杂的验证需求使HAV成为确保功能性、功率和性能的新基石。（图源：新思科技）

现代芯片设计复杂性带来验证的四重挑战

过去十年，芯片设计的本质发生了根本性转变。越来越多的系统公司，包括超大规模数据中心运营商、汽车制造商和消费电子企业，纷纷涉足芯片开发领域。他们不再满足于单纯依赖专用标准产品（ASSP）或现成通用型硅芯片，而是选择开发符合自身应用需求的定制化芯片。这种趋势背后，是终端用户对优化性能、功耗效率、延迟以及与专有软件栈集成的迫切追求。

要理解硬件辅助验证为何变得如此关键，首先需要审视当前芯片设计所面临的复合型挑战。这种复杂性并非单一维度的增长，而是软件复杂性、硬件规模、接口协议和系统架构四方面因素同时爆发、相互交织的结果，共同构成了一座亟待翻越的“验证高峰”。

第一重挑战来自软件复杂性的根本性跃升。当前软件已不再是硬件功能的简单附属品，而是定义了最终产品功能、用户体验乃至商业竞争力的核心要素。尤其是在汽车、数据中心和消费电子领域，一个芯片系统能否成功，极大程度上取决于其能否高效、稳定地运行庞大的操作系统、中间件和应用程序。

第二重挑战来自硬件规模的指数级增长。为了满足AI训练、高性能计算等应用的极端需求，高性能计算芯片的晶体管数量已突破500亿大关，向着更惊人的规模迈进。即便是对规模相对较小的汽车电子或边缘AI推理芯片，其门数也常常达到数十亿级别。验证如此庞大的数字电路，需要完成数万亿甚至数千万亿次的仿真周期，以确保从单个IP、到子系统、再到完整的SoC乃至多芯片系统的每一个层级的功能正确性。这种海量的验证任务对计算资源和时间提出了极致的要求。

第三重挑战来自高速接口协议的极度复杂与多样化。现代SoC需要支持多种不断演进的高速通信标准，包括PCIe、HBM、LPDDR、USB、以太网，以及新兴的UCIe标准等，且这些协议的复杂性仍在快速增加。更重要的是，它们必须在接近真实性能负载的条件下进行测试，以验证其时序是否符合标准、是否与其他设备具有良好的互操作性，以及在高数据流量下的稳定性。仅仅在低速软件仿真环境中通过功能测试是远远不够的。

第四重挑战来自系统架构的异构化与模块化带来全新的验证变量。后摩尔定律时代，芯片设计不再局限于单一的硅片。2.5/3D先进封装技术使得将计算芯粒、I/O芯粒、内存芯粒甚至模拟/数字芯片进行异构集成成为可能。这种架构带来了硬件管理的缓存一致性、复杂网络片上互连（NoC），以及为优化带宽和数据传输而进行的各种分区策略等新挑战。每一个架构选择都引入了新的时序、通信和功耗管理变量，使得系统级的验证场景呈组合级数增长，传统的针对单芯片设计的验证方法面临重构。

硬件辅助验证搭起硅前软硬件验证的桥梁

尽管在设计早期阶段和门级仿真等特定场景中，基于软件的RTL仿真仍不可或缺，但面对上述多重复杂性挑战，对于现代系统的完整验证需求，其性能已捉襟见肘，越来越难以独立满足需求，无法满足现代产品快速迭代的开发周期。而HAV则搭建起硅前软硬件验证的桥梁，能够运行真实的AI工作负载，成为连接早期仿真验证与后期硅芯片验证的关键环节。

HAV通过将硬件设计的RTL编译到基于FPGA的高性能硬件引擎中，如FPGA原型或硬件仿真器，工程师可以在接近真实条件下验证硬件功能和软件行为，实现了比软件仿真快数个数量级的执行速度。这些平台——主要包括硬件仿真系统（Emulation）和原型系统（Prototyping）——能够以MHz乃至上百MHz的速度运行，使得在芯片流片前数月进行真实的软件堆栈启动、性能基准测试、功耗分析和系统级应用场景验证成为可能。它们有效地在早期软件仿真和后期硅片验证之间架起了一座坚实的桥梁，极大地降低了项目风险。

图2：验证工作横跨多个设计阶段，需要千万亿次的周期。（图源：新思科技）

从验证周期来看，HAV的优势更为明显。以每个CPU IP的验证为例，软件仿真通常只能处理每秒数十赫兹的速度，而HAV在硬件仿真模式下可完成5-6万亿个周期的验证，在原型模式下更是能达到2-3 千万亿个周期（Peta-cycles），足以覆盖复杂软件栈的完整运行流程，大幅缩短验证周期，降低设计风险。

可以说，硬件仿真系统和原型系统在HAV生态中扮演着互补的角色，共同构建起全面的验证体系。

新思科技HAV平台构建统一、灵活、可扩展的验证解决方案

为满足泛智能和AI时代开发者日益复杂的验证需求，新思科技对其硬件辅助验证产品组合进行了战略性的重构与升级，精心打造了全面的HAV产品组合，涵盖HAPS-200、ZeBu-200、EP-Ready硬件架构，以及ZeBu Server 5，为智能时代不同规模、不同阶段的芯片设计提供一套端到端的、高度灵活和可扩展的解决方案。

HAPS-200

基于AMD最新FPGA技术的HAPS-200提供了比前代产品高达2倍的性能，并支持异步时钟域、高速协议适配器以及与子卡和接口模块的直接集成。该平台特别适合真实世界的验证，包括启动操作系统、执行固件和在实时环境中验证应用性能。

ZeBu-200

ZeBu-200系统也基于AMD最新的自适应SoC，为每个系统提供高达154亿门的最高仿真性能。它具有快速编译时间和针对模块化设计和多用户访问的优化。其同步设计执行是硬件仿真的一个定义特征，允许跨所有硬件仿真模块的同步调试，并与前代ZeBu相比提高了调试吞吐量。

EP-Ready硬件架构

EP-Ready硬件架构是HAPS-200和ZeBu-200系统的基础，它支持通过重新配置电缆、接口和软件栈在硬件仿真(Emulation)和原型(Prototyping)使用模式之间切换。这种融合提供了显著的价值：硬件可以在不同项目之间重复使用，动态分配给不同团队，并根据项目需求进行调整。

ZeBu Server 5

ZeBu Server 5满足了大型设计的容量密度、可扩展性和性能需求，并通过新推出的模块化HAV方法支持任何设计规模。其卓越的密度使其也适合中型和小型设计，帮助客户最小化数据中心空间并实现最佳的总体拥有成本（TCO）。

图3：一个硬件平台，满足所有硬件仿真和原型设计用例。（图源：新思科技）

其中，EP-Ready硬件平台的核心技术基础是一个包含六个AMD Versal™ Premium VP1902自适应SoC的基础模块。通过线缆和集线器，该模块可实现两种配置，一是采用“直接连接”技术，针对特定设计优化性能，满足原型验证需求；二是考虑设计灵活性，采用更常规的标准线缆配置，支持硬件仿真验证，便于高效的任务迁移。此外，丰富的接口协议解决方案、内存和事务处理器模型、速度适配器以及IP原型套件（IPK），能够与待开发系统的环境建立连接；而HAPS Protocompiler和ZeBu Software这两种不同的软件栈，则支持同步和异步设计配置，成为区分硬件仿真和原型验证的关键，同时还负责管理编译、运行时和调试过程，确保硬件仿真和原型用例的顺利执行。

Frank Schirrmeister强调，这种“一平台，多用途”的模式极大地提高了硬件资源的利用率，避免了传统上因专用设备导致的资源闲置，最大化地提升了投资回报率（ROI）。

模块化验证与混合验证流程成为新潮流，HAV推动半导体创新加速

随着Chiplet和Multi-Die系统逐渐成为高性能计算的主流选择，验证方法论也必须与时俱进，从传统的“整体式”验证转向更具可扩展性的“模块化”验证。

Frank Schirrmeister指出，新思科技倡导的模块化HAV方法论，允许开发团队先对单个Chiplet或子系统进行独立的、并行的验证，然后再通过标准接口（如UCIe）将它们集成到系统级环境中进行整体验证。

目前，新思科技的先进HAV解决方案已在全球领先的芯片设计公司中得到了广泛应用，并取得了切实的成效。例如AMD利用HAPS和ZeBu平台简化了其仿真和调试工作流程，并使用ZeBu EP解决方案进行软件工作负载的快速仿真已有数年。新思科技的EP-Ready硬件概念使他们能够根据设计的成熟度，按需切换到原型使用案例，并显著提高工作负载吞吐量。同时，ZeBu Server 5平台提供的模块化HAV能力，为AMD验证其下一代大规模复杂设备提供了可扩展的路线图。

图4：借助具备EP-Ready硬件平台可大幅优化投资回报率（ROI）。（图源：新思科技）

此外，随着验证的不断发展，虚拟化与混合验证流程正展现出巨大的潜力。新思科技的Virtualizer™虚拟原型工具可以创建系统的高度抽象软件模型，这些模型能够与HAV平台（如ZeBu或HAPS）进行协同仿真，形成混合验证环境。在这种模式下，一部分设计模块以高速度在虚拟模型中运行（例如CPU子系统），而另一部分则以高精度在HAV硬件中运行。这种混合方式能够极大地加速操作系统启动等耗时过程，例如将Android启动时间缩短至十分钟以内，并为架构探索和早期软件开发提供了无与伦比的灵活性。

“未来验证的终极目标是实现持续、全面的验证、确认与软件开发。”Frank Schirrmeister表示，借助混合流程，工程团队能够跨设计抽象层级（从系统架构到RTL实现）以及完整软件栈进行验证。基于云的访问、模块化集成和AI增强分析技术，将使验证工作变得更易获取、更具协作性且扩展性更强。

结语

我们正处在一个半导体设计复杂性呈指数级增长的时代。芯片的规模前所未有，架构日益模块化和异构化，软件成为系统的灵魂，而接口速度则持续突破极限。在这一背景下，验证工作已远远超出了传统功能正确性的范畴，扩展到性能、功耗、可靠性和整体用户体验的全方位保障。

新思科技通过对其硬件辅助验证产品系列的重新定义与整合——包括高性能的HAPS-200和ZeBu-200系统，以及革命性的EP-Ready统一硬件架构——为行业提供了应对这一挑战的利器。这些平台不仅赋能设计团队在硅片问世前数月即可验证完整系统，极大压缩开发周期，降低成本风险，并最终降低总拥有成本（TCO）和提高投资回报率（ROI）。更重要的是，它们为在AI、自动驾驶、云计算等尖端领域持续创新提供了不可或缺的信任基石。

随着芯片技术的复杂性不断攀升，硬件辅助验证必将作为一项战略性的核心技术，为半导体行业的持续创新和发展注入强劲动力。