半导体图形化所面临的挑战

半导体图形化过程中的挑战主要分为两大类：CD Variation（关键尺寸变化） 和 Overlay（套刻精度）。A 类挑战：关键尺寸变化这一类挑战主要关乎单个图形本身“长得标不标准”。随着芯片制程越来越小，任何微小的物理偏差都会导致严重的电学性能问题。

Line Roughness (LER / LWR - 线边缘粗糙度/线宽粗糙度)

LER (Line Edge Roughness): 边缘的粗糙度。

LWR (Line Width Roughness): 线宽的波动。

现象：图形线条边缘不是平直的，而是像锯齿一样参差不齐。

影响： 这些“锯齿”会导致晶体管的漏电流增加、阈值电压不稳定，甚至导致由于线宽太细而断路。

Pattern Leaning ( 图形倒塌/倾斜)

现象： 随着高宽比（Aspect Ratio，即高度与宽度的比值）越来越大，微细的图形就像“细长的高楼”。在显影或清洗过程中的毛细管力作用下，这些结构很容易倒塌或粘连。

影响： 图形倒塌会导致电路短路或后续工艺无法填充。

Etch Clogging (刻蚀堵塞)

现象： 在深孔刻蚀中，由于孔径太小，反应气体很难进去，废气很难出来，导致刻蚀不彻底（Under-etch）。

影响： 这种“堵塞”意味着电路断路（Open），是致命的良率杀手。

Loading Effect (负载效应)

现象：在同一片晶圆上，图形密集的区域（小开口）和图形稀疏的区域（大开口），刻蚀速率是不一样的。通常大开口刻得快，小开口刻得慢。

影响： 导致整个芯片上的刻蚀深度不均匀，难以控制统一的工艺窗口。

B类挑战： Overlay (套刻精度)

这一类挑战关乎“层与层之间对不对得齐”。芯片是由几十层掩膜版（Mask）堆叠出来的，如果每一层没有完美对准，电路就无法连通。

Alignment of cut/block to grid

现象： 图片展示了绿色的线条（Grid）和蓝色的方块（Cut/Block）。蓝色的方块必须精准地落在需要切断的位置。如果发生偏移（如图片所示略有错位），就会导致切断了不该切的地方，或者该切的没切断。

影响： 导致金属线短路（没切断）或断路（切多了）。

Alignment of via to metal lines (通孔与金属线的对准)

现象： 图片展示了橙色的通孔（Via）连接上下两层金属线（Mx 和 Mx+1）。如果通孔的位置偏了，它可能接触不到金属线，或者接触面积太小。

影响： 接触电阻变大（导致发热、速度变慢）或者直接开路。

Alignment of holes at multiple LE (多重曝光中的孔对准)

现象： 为了制造极其密集的孔阵列，需要把孔分到几张掩膜版上分开曝光（如红、蓝、灰三层）。如果这几次曝光之间没有对准（OVL - Overlay error），最终形成的孔间距就会忽大忽小，甚至重叠。

影响： 导致电容不一致，甚至短路。

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