芯耀
346
STM32L4R9 的 QuadSPI（QSPI）外设专为高速串行闪存通信设计，依托 DDR 模式、8 线 / 4 线通讯架构，理论上可实现最高百 MB/s 级的读取速率，是嵌入式系统中高速数据存储与读取的核心外设。但实际开发中，客户基于 STM32L4R9 的 QSPI Flash 读取速率仅达 10MB/s，与理论值差距悬殊。本文基于 LAT1180 应用笔记，从速率异常现象分析入手，定位 32 位系统下 DMA 字节传输的核心瓶颈，拆解硬件架构与软件配置的适配逻辑，给出可落地的 32 位 DMA 传输优化方案，同时总结 32 位内核 MCU 的高速外设传输配置要点。
资料获取：【应用笔记】LAT1180 STM32L4R9 的 QuadSPI Flash 通讯速率不理想
1. 速率异常现象：10MB/s 实测值与理论值的巨大差距
STM32L4R9 搭载 Cortex-M4 32 位内核，其 QSPI（OSPI）外设支持 DDR Quad I/O 模式，结合 AN4760、AN5050 官方应用手册的性能参数，在 120MHz 系统主频、60MHz QSPI 时钟的配置下，Octal DDR 模式理论读取速率可达 106MB/s，即便为 4 线 Quad I/O 模式，速率也应远高于 10MB/s。
客户实际测试中，在 IO0~IO3 4 线通讯模式下，不仅速率仅为 10MB/s，通过示波器观测信号波形还发现了关键异常：每传输 8 个 CLK 周期（对应 4 字节 32bit 数据），数据传输链路就会出现一段固定延时，即便提升 CPU 主频，该延时仅能小幅缩短，最短仍达 200ns 且无法消除。这一固定延时成为限制传输速率的核心因素，也表明问题并非源于硬件时钟或 PCB 设计，而是软件传输配置与 32 位硬件架构的不匹配。
2. 核心瓶颈定位：32 位总线适配 8 位 DMA 传输，引发内部数据处理延迟
结合波形异常与 STM32L4R9 的硬件架构特性，经分析锁定速率偏低的核心原因：STM32L4R9 为 32 位系统总线架构，而客户配置 DMA 为 8 位（Byte）传输模式，32 位总线上执行 8 位数据传输，触发 QSPI 外设内部频繁的数格式转换与数据处理，最终产生固定传输延时。
2.1 32 位系统总线的硬件传输特性
STM32L4R9 的系统总线、QSPI 外设内部数据总线均为 32 位架构，硬件层面天然适配 32 位（Word）数据的整包传输，无需额外的格式转换与数据拼接。而 DMA 作为独立于 CPU 的高速数据搬运模块，其传输效率直接受数据宽度与硬件总线宽度的匹配度影响。当 DMA 传输宽度与硬件总线宽度一致时，数据可通过硬件直接搬运，无任何软件开销；若二者不匹配，外设需在内部完成数据的拆分、拼接与格式转换，这一过程会产生不可避免的处理延迟。
2.2 8 位 DMA 传输的具体问题
客户配置中，DMA 的外设数据对齐与内存数据对齐均设为 Byte 模式，即每次仅传输 8 位数据。在 4 线 QSPI 通讯中，8 个 CLK 周期可完成 4 字节 32 位数据的采集，而 8 位 DMA 传输模式下，32 位数据需被拆分为 4 次 8 位传输完成。
QSPI 外设采集到 32 位整包数据后，需等待 DMA 分 4 次完成数据搬运，期间会产生内部数据暂存与拆分的处理时间，这正是示波器中观测到的每 8 个 CLK 周期出现固定延时的根源。即便提升 CPU 主频，也仅能加快数据处理的速度，无法消除拆分与传输的固有流程，因此延时始终存在并限制了整体传输速率。
2.3 关键验证：数据量与延时的对应关系
示波器中 8 个 CLK 周期对应 4 字节 32 位数据，这一数值与 STM32L4R9 的 32 位总线宽度完全匹配，进一步验证了延迟源于32 位整包数据与 8 位分块传输的矛盾。QSPI 外设按 32 位硬件架构采集数据，而 DMA 按 8 位配置搬运数据，二者的工作节奏不匹配，最终导致传输链路出现周期性阻塞。
3. 优化方案：配置 32 位 DMA 传输，匹配硬件总线架构
针对 32 位总线与 8 位 DMA 传输的适配矛盾，解决方案核心为将 DMA 传输模式从 Byte 改为 32 位 Word 模式，让 DMA 传输宽度与 STM32L4R9 的 32 位硬件总线宽度完全匹配，同时配合相关参数的适配调整，消除内部数据处理延迟，释放 QSPI Flash 的真实传输性能。具体优化步骤与配置要点如下：
3.1 核心配置：修改 DMA 数据对齐方式为 32 位 Word
将 DMA 初始化配置中的外设数据对齐（PeriphDataAlignment）与内存数据对齐（MemDataAlignment）均从DMA_PDATAALIGN_BYTE/DMA_MDATAALIGN_BYTE修改为DMA_PDATAALIGN_WORD/DMA_MDATAALIGN_WORD，让 DMA 每次直接传输 32 位数据，与 QSPI 外设的 32 位数据采集、系统 32 位总线的传输特性完全匹配，避免数据的拆分与拼接，从根源消除处理延迟。
3.2 关键适配：设置传输缓冲区大小为 4 的倍数
32 位 Word 模式下，单次传输为 4 字节，因此需将 DMA 传输缓冲区大小（BUFFERSIZE）配置为4 的整数倍，若实际传输数据量不足 4 的倍数，需进行补齐处理。示例中将缓冲区大小配置为 1024，确保所有数据均以 32 位整包的形式完成传输，避免因最后一包数据不足 32 位引发的传输中断或额外处理。
3.3 配套调整：QSPI FIFO 阈值设为 4 的倍数
QSPI 外设内置 FIFO 缓冲区，用于暂存采集到的数据，为保证 32 位数据的连续传输，需将OSPIHandle.Init.FifoThreshold配置为4 的倍数（示例中设为 4）。该配置让 QSPI 外设在 FIFO 中缓存满 4 字节 32 位数据后，再向 DMA 发起传输请求，确保每次传输均为整包 32 位数据，与 DMA 的 32 位传输模式形成联动，实现数据的连续无阻塞搬运。
3.4 优化后效果：消除固定延时，释放传输速率
完成上述配置后，重新测试 4096 字节数据的读取过程，示波器观测显示原有的固定传输延时完全消失，QSPI Flash 的读取速率不再受内部数据处理的限制，大幅接近理论值。32 位 DMA 传输模式下，QSPI 外设采集的 32 位数据可通过 DMA 直接搬运至内存，全程无格式转换、无数据拆分，硬件层面实现了数据的高速连续传输。
4. 32 位内核 MCU 高速外设传输的核心配置要点
STM32L4R9 QSPI Flash 的速率优化案例，本质是软件配置匹配硬件架构的典型应用，其核心思路可迁移至所有 32 位内核 MCU 的高速外设（如 SPI、I2S、ADC 等）DMA 传输配置中，总结以下核心要点，规避同类速率瓶颈问题：
4.1 核心原则：DMA 传输宽度与硬件总线宽度保持一致
32 位内核 MCU 的系统总线、多数高速外设内部总线均为 32 位架构，配置 DMA 时应优先选择 32 位（Word）传输模式；若为 16 位总线架构的外设（如部分低速 ADC），则匹配 16 位（HalfWord）传输模式。让 DMA 传输宽度与硬件总线宽度同构，是实现高速无延迟传输的基础，可最大限度减少外设内部的数据处理开销。
4.2 关键细节：传输数据量与 FIFO 阈值的倍数适配
- 32 位传输模式下，DMA 缓冲区大小、单次传输数据量需设为4 的倍数；16 位模式下设为 2 的倍数，避免非整包数据引发的传输中断；
- 带 FIFO 缓冲区的外设（如 QSPI、SPI），需将 FIFO 阈值配置为与 DMA 传输宽度匹配的倍数，让外设按 DMA 的传输节奏发起数据请求，实现 “采集 - 搬运” 的无缝衔接。
4.3 基础保障：充分利用外设的高速工作模式
QSPI/SPI 等串行外设的高速传输能力，需依托 DDR（DTR）、Quad I/O、Octal I/O 等高速模式实现，如 DDR 模式可让单时钟周期完成双向数据传输，相比 SDR 模式吞吐量提升一倍。在优化 DMA 配置的同时，需确保外设开启对应的高速工作模式，并配置匹配的时钟频率（如 60MHz QSPI 时钟），为高速传输提供硬件基础。
4.4 硬件辅助：保证 PCB 设计的信号完整性
高速串行传输对 PCB 设计要求较高，AN4760 明确指出，QSPI 的最大工作速度主要取决于 PCB 设计质量。实际开发中需保证 QSPI 数据线（IO0~IO7）、时钟线的等长布线，减少线间串扰与信号延迟，确保硬件层面能支持外设的最高工作频率，避免因硬件信号问题限制软件优化后的速率提升。
STM32L4R9 QuadSPI Flash 通讯速率不理想的问题，并非硬件外设的性能限制，而是软件 DMA 配置与 32 位硬件总线架构不匹配导致的人为瓶颈。8 位 DMA 传输模式与 32 位系统总线的矛盾，引发了 QSPI 外设内部频繁的数据处理与固定传输延时，最终将读取速率限制在 10MB/s。
通过将 DMA 传输模式改为 32 位 Word 模式，配合缓冲区大小、FIFO 阈值的倍数适配，让软件配置完全匹配 32 位硬件架构，可彻底消除内部数据处理延迟，充分释放 QSPI Flash 的高速传输性能。这一优化案例也揭示了嵌入式开发的核心原则：软件配置需以硬件架构为基础，所有高速外设的性能优化，都应建立在软件与硬件的高度适配之上。
对于 32 位内核 MCU 的高速外设开发而言，无论是 QSPI、SPI 还是 ADC、DAC，在配置 DMA 传输时，均应优先遵循 “传输宽度与总线宽度一致、数据量与阈值倍数适配” 的原则，同时结合外设的高速工作模式与优质的 PCB 设计，才能最大限度发挥硬件的高速传输能力，避免因软件配置不当造成的性能浪费。
