FPGA设计时，对外部输入时钟的约束

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本篇主要讨论FPGA设计时，对外部输入时钟的约束

假设外部给予FPGA的时钟信息如下：

经过查看表得知：最小值为7.5ns，典型值为8ns，最大值为8.5ns。

我们在进行时钟约束时，应该约束此时钟为125MHz，即：周期为8ns。

下面为约束语句：

create_clock -period 8.000 -name clk -waveform {0.000 4.000} [get_ports clk]

此时钟还有一定的抖动，我们还需要对它进行时钟抖动约束（注意：不是约束时钟的不确定性，而是应该约束时钟的抖动）。

下面为约束语句：

set_input_jitter [get_clocks clk] 1.000

易错点：约束时必须用 1ns（峰峰值） 来描述这个时钟源的抖动，这样工具才能同时覆盖最长的建立和最短的保持这两种最坏情况。0.5ns 只是单边偏差，不足以覆盖整个变化范围。

时序分析中的始终不确定性的公式计算如下：

其中 Total input jitter为我们约束的抖动值。

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