无源晶振为什么有串联谐振和并联谐振？MCU为什么使用并联晶体？

在查看无源晶振规格书时，经常会看到这个参数的选项：Series串联谐振 或 Parallel并联谐振(CL=8～32pF)。

为什么同一个晶体会存在两个谐振频率？

为什么晶体有时表现得像电阻，有时又像电感？

为什么大多数MCU、RTC都要求使用并联谐振晶体？

为什么负载电容CL会影响振荡频率？

为什么石英晶体存在两个谐振频率？

石英晶体的等效模型包括两部分：

动态支路R1、L1、C1：用于描述石英晶片机械振动产生的电气特性。

静态电容C0：由晶体电极、引脚及封装寄生电容形成。

虽然C0不参与机械振动，但会影响晶体整体阻抗，因此晶体会出现两个特征频率：

串联谐振频率（fs）

并联谐振频率（fp）

二者满足：fs < fp。

两者通常只相差几十ppm到几千ppm，但阻抗特性却完全不同。

例如10MHz晶体：fs≈10.000MHz、fp≈10.020MHz（实际数值因产品而异）

当晶体工作在串联谐振频率fs时，动态支路中的电感L1感抗和电容C1容抗大小相等、方向相反，因此互相抵消。此时，晶体阻抗主要由动态电阻R1决定：Z≈R1。

由于R1通常只有几十欧姆，因此晶体表现出：

阻抗最低

插入损耗最小

能量传输效率最高

所以在串联谐振状态下，可以把晶体近似理解成一个低阻抗电阻。串联谐振晶体的标称频率定义在fs，因此规格书通常不会标注负载电容CL。

当工作频率位于fs < f < fp之间时，晶体进入感性区域。此时晶体对外表现为一个高Q值等效电感。

这个等效电感与外部负载电容共同形成振荡网络，因此振荡频率会受到负载电容CL的影响。随着频率继续增，接近fp时，由于静态电容C0参与作用，会形成反谐振，此时阻抗达到最大、晶体近似开路。因此，并联谐振实际上利用的是fs与fp之间的感性区域。

目前绝大多数MCU都采用Pierce（皮尔斯）振荡器。电路主要包括MCU内部反相放大器、石英晶体、两个负载电容。晶体连接在XIN和XOUT之间。

Pierce振荡器要求晶体工作在感性区域，因此绝大多数MCU规格书都会要求使用并联谐振晶体。如果误用了串联谐振晶体，即使能够起振，也可能导致振荡频率偏移甚至起振裕量不足。

晶振已经选对了频率，但实际测量值仍然存在偏差。原因可能是负载电容没有匹配。实际负载电容不仅包括外部电容C1、C2。还包括MCU输入电容、PCB寄生电容、晶体自身参数。

如果实际CL偏离规格书要求，就可能导致振荡频率偏移、RTC计时误差增加、系统时钟精度下降。因此在设计时，除了选择正确频率，还需要根据芯片推荐值计算实际负载电容。

32.768kHz晶体主要用于RTC实时时钟、智能穿戴设备、电池供电产品、超低功耗系统。这些系统普遍采用低功耗Pierce振荡器，因此市场上的32.768kHz晶体几乎都是并联谐振产品。

常见CL包括6pF、7pF、9pF、12.5pF等。设计时应根据RTC芯片推荐值进行匹配，否则长期计时误差可能明显增加。