芯耀
与非AI
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1. 模拟 I/O 外设硬件要点（ADC、DAC、COMP、电压基准 VREFHIx）
AIO 模拟复用引脚，GPIO 处于高阻态时作为模拟输入；高速跳变数字信号靠近 AIO 引脚会带来串扰。 电压基准 VREFHIx 支持内部基准与外部基准两种模式：
ADC 输入模型包含寄生电容 Cp、采样开关 Ron、采样电容 Ch、源阻抗 Rs。硬件设计需要评估源阻抗，也可以通过增大 ACQPS 采集窗口、降低采样频率改善采样稳定性。 COMP 比较器可以直接产生跳闸信号，快速关断 PWM，用于硬件过流故障保护。
三路 ADC 支持同步采样，三路分别接入三路模拟信号实现同步采集，提升多通道采样吞吐量。
资料获取：AN1160_G32R501硬件设计指南
2. 数字 GPIO、X‑BAR 交叉开关与控制外设硬件约束
GPIO 复位默认输入模式；单引脚最大灌 / 拉电流 6mA；最高输出频率 60MHz，上升下降时间 8ns。
- 输入 X‑BAR：任意 GPIO 输入信号路由至 ADC、CAP、PWM、外部中断等片内外设。
- 输出 X‑BAR：片内内部信号输出路由到任意 GPIO 引脚。
SDF Σ‑Δ 滤波器用于电流采样、旋变解码，时钟信号易受噪声干扰：建议增加串联端接电阻抑制振铃；走线远离高噪声功率回路；可开启 SYNC 同步 PLLRAWCLK 功能做干扰抑制，但防护能力有限，时钟信号本身质量仍是关键。
3. 通信外设硬件电气要求
- CAN：不建议使用片内内部振荡器，精度无法满足 CAN 时序；必须外部晶振提供时钟；需要外接 CAN 收发器，总线端配置 120Ω 终端电阻。
- I2C / PMBus：SDAA、SCLA 引脚需要外部上拉电阻；阻值需要平衡通信速度与功耗；阻值过小拉灌能力不足，阻值过大速率受限。
- LIN：需要外部收发器。
- QSPI 高速串行接口：关注信号完整性，控制走线长度。
4. Boot 引导选择引脚机制
默认 Boot 选择引脚：GPIO24(Boot1)、GPIO32(Boot0)。
| 引导模式 | GPIO24 | GPIO32 |
|---|---|---|
| UART / 等待引导 | 0 | 1 |
| CAN 引导 | 1 | 0 |
| Flash 启动 | 1 | 1 |
可以通过 DCS OTP 一次性可编程区域改写 Boot 选择引脚；硬件引脚可以配置弱上拉，注意外部信号过驱动风险。
5. 电源系统内核 / 模拟 / IO 供电、上电时序、内部 / 外部 LDO 技术说明
三组电源：
- VDD：内核 1.1V；
- VDDA：模拟电源 3.3V；
- VDDIO：数字 IO 电源 3.3V。
内部 LDO 模式：VREGENZ 引脚拉低，芯片内部产生 1.1V 给 VDD。适用‑40℃~105℃；VDD 引脚需要大容值旁路电容（20μF 或两颗并联 10μF，搭配多颗 0.1μF）。
外部 LDO 模式：VREGENZ 拉高，外部 LDO 提供 1.1V，必须用于 105℃~125℃高温工况；LDO 输出≥400mA，预留 50% 以上电流余量，温度降额需要考虑。
上电时序约束：
- 内部 VREG 模式：VDDIO、VDDA 先上电；允许 VDDIO 先于 / 和 VDDA 同时上电。
- 外部 VREG 模式：VDDIO / VDDA 优先上电，之后 VDD 内核上电。
禁止内核 VDD 早于 3.3V 类电源上电，会产生寄生电流路径，损伤芯片。 所有电源引脚就近放置去耦电容；任意引脚电压范围：‑0.3V ~ +4.125V，不可超出。
6. 复位、时钟源、JTAG/cJTAG 调试接口硬件原理
- 复位 XRSn 引脚：外接 2.2k‑10kΩ 上拉到 VDDIO；小于 100nF 电容下拉至 VSS；支持 POR 上电复位、看门狗复位、外部驱动复位。
- 时钟源
- 片上双 INTOSC 10MHz 振荡器，上电默认 INTOSC2 为主时钟，INTOSC1 做故障备用切换；精度 ±1.5%~3%。
- 外部时钟三种方案：单端 3.3V 外部振荡器、外部晶体、外部谐振器；晶体方案 X1/X2 接晶体与负载电容。
- 调试接口
- JTAG：TMS/TDI/TDO/TCK；
- cJTAG：仅 TMS、TCK 两根引脚，TDI/TDO 可以复用为普通 GPIO； JTAG 接头走线长度建议≤15cm；高速仿真（≈35MHz）每个信号串联 22Ω 电阻；TDI、TDO 引脚需要上拉，防止悬空。
7. 未使用引脚处理规则
- 模拟引脚：未使用 ADC/DAC 引脚可以悬空、或者电阻接 VSSA；VREFLO 必须接 VSSA。
- 数字 GPIO：可以配置带上拉输入、带下拉输入、推挽输出；
- JTAG 复用引脚 TDI/TDO：必须配置上拉，避免输入缓冲悬空漏电；
- 电源类引脚：全部电源、地引脚必须按照规格连接，不可悬空。
