数字钟设计VHDL代码ISE仿真

名称：数字钟设计VHDL代码ISE仿真

软件：ISE

语言：VHDL

代码功能：

数字钟

设计要求

设计一个数字钟,具体要求如下：

(1)具有时、分、秒计数显示功能,以24小时循环计时。

(2)具有清零、校时、校分功能。

(3)具有整点蜂鸣器报时功能。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

整体仿真图

分频模块

计时模块

整点报时模块

显示模块

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
--数字钟
ENTITY Digital_clock IS
   PORT (
      clk_in    : IN STD_LOGIC;--50MHz
rst_p    : IN STD_LOGIC;--复位--Key1
      bell_out   : OUT STD_LOGIC;--整点报时led
key_hour   : IN STD_LOGIC;--修改小时--长按--Key2
key_minute : IN STD_LOGIC;--修改分钟--长按--Key3
      bit_select     : OUT STD_LOGIC_VECTOR(5 DOWNTO 0);--数码管位选
      seg_select     : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)--数码管段选
   );
END Digital_clock;
ARCHITECTURE trans OF Digital_clock IS
--模块声明
   COMPONENT Bell IS
      PORT (
         clk_in    : IN STD_LOGIC;
         hour_time  : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
         minute_time : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
         second_time : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
         bell_out   : OUT STD_LOGIC
      );
   END COMPONENT;
   
   COMPONENT display IS
      PORT (
         clk        : IN STD_LOGIC;
         hour_time  : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
         minute_time : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
         second_time : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
bit_select     : OUT STD_LOGIC_VECTOR(5 DOWNTO 0);--数码管位选
seg_select     : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)--数码管段选
      );
   END COMPONENT;
   
   COMPONENT fenping IS
      PORT (
         clk_in    : IN STD_LOGIC;
         clk_1Hz    : OUT STD_LOGIC
      );
   END COMPONENT;

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