Supplyframe
Supplyframe XQ
Datasheet5
Component Search Engine
Findchips
bom2buy
Siemens Xcelerator
关注我们
扫码关注
获取工程师必备礼包
板卡试用/精品课
设计助手
电子硬件助手
元器件查询
首页
电路设计
企业专区
应用/图谱
与非原创
资讯
视频
活动
搜索
热搜
搜索历史
清空
创作者中心
加入星计划,您可以享受以下权益:
创作内容快速变现
行业影响力扩散
作品版权保护
300W+ 专业用户
1.5W+ 优质创作者
5000+ 长期合作伙伴
立即加入
电路方案
技术资料
数据手册
论坛
电路分析
拆解
评测
方案
1
PST5083-可以降低BOM成本的升压型3节锂电池充电芯片,可应用于音箱,对讲机,玩具等产品
2
碳纳米电热膜方案,适用于电热毯、滑雪手套、暖宫宝、加热围脖、加热衣服等产品
3
20KW三相PFC逆变器
资料
1
应用札记 ANC202403003:Σ-Δ模数转换器(ADC)技术一览
2
全集成高频同步降压变换器-MPQ8626产品手册
3
数字DC/DC电源模块-MPC12106产品手册
企业中心
企业入驻
官方资料
新品发布NPI
官方参考设计
厂商社区
恩智浦技术社区
RF技术社区
ROHM技术社区
ST中文论坛
新热企业
瑞萨电子
MPS
树莓派
芯科科技
ADI
DFROBOT
汽车电子
工业电子
人工智能
通讯/网络
新热图谱
查看更多
手机
汽车
工业机器人
XR
新闻/观察
科普/拆解
产业/互动
专题策划
最新原创
查看更多
与非观察
评测拆解
与非研究院
指数分析
可编程逻辑
MEMS/传感技术
嵌入式系统
模拟/电源
射频/微波
测试测量
控制器/处理器
EDA/PCB
基础器件
汽车电子
人工智能
工业电子
通信/网络
消费电子
热点资讯
1
留言赠书 | 2024 自动化技术、信息技术、半导体、新能源技术好书推荐!
2
电源管理芯片企业分析之五——纳芯微
3
英飞凌,凭什么成为汽车MCU老大?
4
电源管理芯片企业分析之四——圣邦股份
5
1000层NAND,是“勇者”的游戏
6
台积电疯狂招聘的背后
视讯
课程
直播
最新
1
第三届汽车技术论坛
2
LDO_Buck电源电路搭建与Pspice仿真
3
不同EDA平台软件pcb文件相互转换方法介绍
原创
1
毫米波雷达在交互艺术中的应用
2
工业生产设备的无线多点温度监测方案
3
暴力拆解小米SU7充放电枪:国产芯站上C位
行业活动
论坛活动
板卡申请
新热活动
查看更多
1
基于Xilinx MPSoC系列 FPGA视频教程
2
FPGA至简设计原理与应用
最新直播
首页
标签
时序约束
时序约束
加入交流群
扫码加入
获取工程师必备礼包
参与热点资讯讨论
类型
全部
方案
资料
资讯
视讯
课程
直播
新鲜
热门
不限时间
不限时间
一天内
一周内
一月内
一年内
时序约束之Xilinx IDELAYE2应用及仿真笔记
本文我们介绍下Xilinx SelectIO资源内部IDELAYE2资源应用。IDELAYE2原句配合IDELAYCTRL原句主要用于在信号通过引脚进入芯片内部之前,进行延时调节,一般高速端口信号由于走线延时等原因,需要通过IDELAYE2原语对数据做微调,实现时钟与数据的源同步时序要求。
FPGA技术实战
362
04/27 10:55
xilinx
时序约束
Xilinx FPGA编程技巧之常用时序约束详解
今天给大侠带来Xilinx FPGA编程技巧之常用时序约束详解,话不多说,上货。为了保证成功的设计,所有路径的时序要求必须能够让执行工具获取。最普遍的三种路径以及异常路径为:
FPGA技术江湖
1844
04/01 09:30
Xilinx FPGA
时序约束
数字IC设计中异步FIFO的时序约束
使用异步FIFO同步源自不同时钟域的数据是在数字IC设计中经常使用的方法。在异步FIFO中,读指针在读时钟域,写指针在写时钟域,所以不能单独运用一个计数器去产生空满信号了。因此,须要将写指针同步到读时钟域去产生空信号,将读指针同步到写时钟域去产生满信号。
志芯
2046
03/27 08:57
数字ic设计
时序约束
浅谈时序约束之false path
RTL designer面临的重大挑战之一是预先识别完整的timing exceptions。这成为复杂设计中的一个迭代过程,传统是基于时序报告中的关键路径或故障路径分析来识别额外的timing exceptions。
志芯
9504
2022/04/24
时序约束
浅谈时序约束之multi cycle path
同步设计的最大频率由最长的时序路径的延迟决定。然而,在复杂的高频设计中,可能存在一些路径,其传播延迟大于最大工作时钟频率的周期。
志芯
2669
2022/04/24
时序约束
浅谈逻辑综合之概述
逻辑综合是将较高抽象级别的设计(RTL)转化为可实现的较低的抽象层级的设计的过程。就是将RTL转化成门极网表的过程。
志芯
5722
2022/04/11
逻辑综合
时序约束
正在努力加载...
与非星榜
ZLG致远电子
【技术分享】AWTK 开源串口屏开发(17) - 通过 MODBUS 访问数组数据
盖世汽车
深度赋能智能驾驶系统:数字像素大灯供应链全景透视
芯广场
NXP芯片的标签怎么看?NXP单片机的命名规则?
明德扬
FPGA至简设计原理与应用
马哥Linux云计算
100分钟轻松掌握云原生监控平台Prometheus从部署到监控 (纯干货分享)
相关标签
时钟电路
宁德时代
应用程序
定时器
时钟
C语言程序
计时器
实时操作系统
程序源码
延时开关