【黑金云课堂】FPGA技术教程Vitis开发：PS端DP接口解析

DP 接口

1. 核心参数：Xilinx DP 基于 VESA DisplayPort v1.2a，最大分辨率 4Kx2K @30
2. 三大组成部分：

• 主链路（Main Link）：单向高带宽，低延迟，用于传输同步的数据流，比如非压缩的视频和音频数据。可以由 1，2 或 4 个 lane 组成。每个 lane 支持 1.62Gbps，2.7Gbps, 5.4Gbps 三种速率。
• 辅助通道（AUX Channel）：半双工双向，负责握手、读取 EDID 信息、链路训练、状态检测。
• 热插拔（Hot Plug Detect）：监测设备接入/断开

DP 接口框架

• DPCD：DP 配置数据，描述接收端性能。Source 通过读取 DPCD 寄存器知晓 sink 端性能。
• EDID: 扩展显示器识别数据，包含厂商、分辨率、色彩、频率等参数

PS 端 DP 接口

1. 硬件能力

DP 控制器支持 2 个 5.4G 通道，分辨率最大支持 4K@30

2. 数据输入模式

• 非实时：通过 DPDMA（6 通道） 从内存取数据
• 实时: 由 PL 端提供数据，时序可由 PS/PL 控制

工作流程

热插拔检测→读取 EDID→读取 DPCD→链路训练→主链路配置→传输图像数据

💡 完整视频讲解可前往 ALINX 视频号进行直播回看

更多细节欢迎关注我们黑金云课堂全年免费直播课， 黑金云课堂五月直播日历 我们将在每周二、三、四，同步推进 Verilog开发、Vitis开发、Linux开发三大系列，带你从零开始，稳扎稳打掌握 FPGA 开发全流程！