FPGA中的IDDR的DDR_CLK_EDGE的属性选择区别

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本篇主要是讨论FPGA中的IDDR的DDR_CLK_EDGE的属性选择区别

例化模板如下：

对于OPPOSITE EDGE模式，就是上升沿采样完，直接输出给Q1，下降沿采样完，直接输出给Q2。

后续设计一般为上升沿同时接收Q1和Q2，此时，Q2容易建立时间不满足。不建议使用（个人建议）。

对于SAME EDGE模式，上升沿采样完，直接输出Q1，下降沿采样完，需要等待到下一个上升沿后，再输给Q2。

后续设计，采用上升沿接收Q1和Q2，复合同步采样规则；

但是要注意的是，此时的Q1和Q2是先下降沿采样和后上升沿采样的集合体。

如果对方发送时，明确规定应该是先上升沿采样，后下降沿采样的数据集合到一起的话，那么此种模式，就会导致数据错位，需要后续进行调整。

对于SAME EDGE PIPELINED模式，上升沿采样完，需要等待到下一个上升沿后，输出给Q1；下降沿采样完，需要等待到下一个上升沿后，再输给Q2。

后续设计，采用上升沿接收Q1和Q2，复合同步采样规则；

但是要注意的是，此时的Q1和Q2是先上升沿采样和后下降沿采样的集合体。

如果对方发送时，明确规定应该是先下降沿采样，后上升沿采样的数据集合到一起的话，那么此种模式，就会导致数据错位，需要后续进行调整。

所以，在应用时，一般采用SAME EDGE 或者SAME EDGE PIPELINED模式，他们的区别为集合数据的方式不同，所以在应用时，一定要确定好，应该使用哪种方式。

例：

应该采用哪种模式呢？

经过分析得知，我们应该选择先上升沿采样，后下降沿采样的模式，此时正好是A[3:0]，拼接A的[7:4]，形成完整的A。

如果选择先下降沿，后上升沿采样的模式，此时就会变为A[7:4]与B[3:0]拼接，进而导致数据错位。

所以选择SAME EDGE PIPELINED模式。

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