学习SystemVerilog第2天

欢迎各位朋友关注“郝旭帅电子设计团队”公众号，本公众号会定时更新相关技术类资料、软件等等，感兴趣的朋友可以浏览一下本公众号的其他“模块”，希望各位朋友都能在本公众号获得一些自己想要的“东西”。

本篇主要是学习SystemVerilog第2天

学习说明：基于已经有verilog基础来进行学习；如若对于verilog不熟悉，建议先学习verilog。

设计一个信号输出，一秒高，一秒低，无限循环。设计方案：一秒钟计时器，一秒钟达到后，将信号取反即可。

verilog代码如下：

systemverilog代码如下：

分析变化（之前分析过的，不再分析）：

1. 中间信号（变量、连线）：verilog中可以定义为reg、wire（类似于上述的reg [25:0] cnt）；systemverilog中的可以定义为logic（类似于上述的logic [25:0] cnt）。

2. verilog设计时序逻辑时，需要利用always @ (posedge clk)，形成的电路（时序逻辑电路）为寄存器（触发器）输出；systemverilog需要利用always_ff @ (posedge clk)，形成的电路（时序逻辑电路）为寄存器（触发器）输出。

本篇内容中有部分资源来源于网络，如有侵权，请联系作者。