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异质整合是当前半导体产业的热门关键字之一，更被视为是接续「摩尔定律」之后，下一个引领半导体技术发展方向的指南针。不过，异质整合同时也为半导体产业带来更複杂的挑战，诸如互联线宽该如何微缩、如何实现微米级，甚至次微米级精度的晶片对位等。而且这些技术课题都必须在兼顾生产速度、生产成本的前提下，找到解决办法。需要整个半导体供应链上下游通力合作，才能找到更好的应对策略。
异质整合是追求最佳PPA的另一条路
台积电卓越院士兼研发副总经理余振华(图1)指出，异质整合与製程微缩，是两条朝著共同目标前进的不同路径。在设计SoC晶片时，设计团队都会追求性能(Performance)、功耗(Power)与面积(Area)的最佳化，亦即业界常说的PPA。异质整合其实也有类似的追求目标，只不过是把面积代换为体积(Volume)，希望能在最小的占用空间内，实现最高性能、最低功耗的元件设计。
图1 台积电卓越院士兼研发副总经理余振华
因此，製程微缩跟异质整合是并行不悖，殊途同归的两条路。也因为异质整合仍是以微型化作为主要的追求目标，因此，线路的微缩跟密度提升还是十分重要，只是异质整合将微缩的重点放在晶片对晶片或其他元件之间的互联，而非晶片内部的互联线路。
要达到提高互联密度的目标，有两个做法，一是把互联的线路宽度做得更细，另一个则是3D堆叠的互联。在互联线宽方面，台积电SoIC的接合线宽，未来会以每一代微缩70%为目标，正如同新一代SoC的製程线宽会比前一代微缩70%一样。若能达成这个目标，在单位面积内，每一代的接合数量就可以比上一代增加一倍，进而提供多一倍的介面频宽。
3D堆叠也是提高互联密度的可行方法之一。藉由增加互联的层数，在一个封装结构中，可以整合更多晶片。这个发展方向会让SoIC跟InFO、CoWoS这些技术有更紧密的连结，实现在相同的封装体积内整合更多功能的目标。
克服成本挑战需要产业协作
虽然异质整合是半导体产业未来一个重要的技术发展方向，但不可讳言的是，目前用来实现异质整合的先进封装技术，在成本方面还是略显偏高。
余振华认为，异质整合存在两个主要挑战，一是如何做好成本控制，二则是如何提高製程控制的精准度。如果要借用IC製程中的晶圆后段技术(BEOL)，例如铜製程来做先进封装，成本仍是一个主要挑战。BEOL 的製程控制不是问题，但是以封装的角度来看，BEOL设备的生产速度慢，机台的生产率(Throughput)偏低，不利于成本控制。
如果要使用封装製程的技术来做先进封装，虽然生产速度快，但製程控制的精准度，例如线宽的控制、对位的准确性，在技术上会有挑战存在。这两个挑战会需要产业链上下游跟整个生态系统一起努力，找到好的解决办法。
EV Group(EVG)业务发展总监Thomas Uhrmann(图2)表示，标准化将是推动异质整合发展的过程中，不可或缺的一环。虽然现在业界已有许多由Chiplet组成的元件处在量产阶段，但这些产品是个别厂商自行开发，採用独特设计架构的产品。大厂凭藉其开创性的努力与可观的资源投入，才一步步走到如今可以大量生产的地步，其所需要跨越的门槛是相当高的。
图2 EVG业务发展总监Thomas Uhrmann
透过全新UCIe标准，接点的标准化简化了单一晶粒的设计及製造，这对于Chiplet概念的普及，会产生相当大的帮助。从EVG的角度来看，统一标准对建立良好的供应链来说非常重要，特别是高密度互连整合的方式，如裸晶对晶圆(Die to Wafer, D2W)的混合接合，因为没有标准化的製程，导致不同製造商有各自的製造流程，这也使得他们需要不同的设备工具。
线宽控制/精准对位为两大技术门槛
至于在製程控制方面，最大的挑战来自接合与对位两个彼此紧扣的环节。接合的线宽必须越来越小，也就是一般所说的线路微缩。而线路越做越细，则会使晶片的对位要求更加严苛。如果线路越做越细，晶片却无法准确地放在正确的位置上，一切都没有意义。
Uhrmann指出，各种不同的融合和混合式接合技术，对于未来几代元件的分割和最佳化系统单晶片至关重要。儘管晶粒和晶圆的接合流程非常相似，但在製造流程中的应用是不同的。
在晶圆级的元件生产製造中，晶圆到晶圆接合(Wafer to Wafer, W2W)是既定的流程。然而，若要把不同功能、尺寸，甚至是来自不同晶圆厂的Chiplet整合一个封装体内，会使用D2W接合。这两种方式都会藉由微缩製程，以进一步缩小互连间距。现在W2W中的互联间距可做到比D2W接合低约5倍。D2W的互联间距约为10μm 以下，而W2W量产上的互连间距则低于2μm，甚至到1μm。
一般来说，对位的精准度必须达到互联间距的1/10。也就是说，如果互联的间距是10μm，对位的精准度就必须达到1μm。
由于D2W的混合式接合要求条件与W2W 非常相似，EVG透过自己的设备解决方案提供晶粒表面活化和清洁技术，该解决方案可以单独使用，也可以与高精度D2W接合系统整合，而EVG与ASM Pacific Technology建立共同开发计画，正是为了便于为客户提供W2W与D2W的完整接合解决方案。
此外，EVG也提供不同的检测解决方案，以量测与控制D2W与W2W混合式接合的对位精准度。最后，EVG也为客户提供一个开发育成中心，称为异质整合技术中心。异质整合技术中心(Heterogeneous Integration Competence Center)主要利用EVG的无尘室设施、製程开发和工程技术来推动和缩短整合製造流程，为客户提供各种混合式接合方案。
Chiplet是人人有机会的生意
虽然晶圆代工厂利用先进封装切入后段业务，对专业封测厂(OSAT)构成一定程度的挑战，也抢走了不少目光，但对于OSAT 业者而言，先进封装仍是一个大有可为的市场。先进封装的市场够大，需求样态又多元，拥有不同核心技术的供应商，可以找到不同的利基。
日月光副总经理洪志斌(图3)就指出，除了追求更高的互联密度外，异质整合还有一个重点，亦即把实现整个系统所需的各种元件都整合在一个封装体内，形成所谓的系统级封装(SiP)。SiP的概念已经发展多年，现在SiP不只可以用在晶片之间的整合，也可以把其他非晶片的主被动元件，甚至连接器都整合在单一封装体内。
图3 日月光副总经理洪志斌
要做到如此高度的整合，不只需要封装技术，更需要设计跟测试的配合。日月光可以提供从设计、封装到测试的一条龙服务方案，这也是日月光最大的竞争优势。
余振华亦认为，异质整合的多样性，确实让产业链的成员都有发挥的空间，而不是造成零和竞争的局面。同一个题目，例如高效能运算(HPC)，台积跟日月光可以从不同的角度出发，做自己擅长的事情，并且各自为半导体创造出新的价值。
事实上，在半导体产业裡，很少出现水火不容的竞争局面。即便是同业，在竞争之外，不管是在檯面上或檯面下，都有许多合作的机会。像UCIe这类产业标准之所以能诞生，就是因为产业链裡的业者，即便是有竞争关系的同业，也深知合作才能让技术早日成熟，进而把饼做大，对所有人都有好处的道理。
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