基于FPGA的8位除法器设计Verilog代码VIVADO仿真

名称：基于FPGA的8位除法器设计Verilog代码VIVADO仿真

软件：VIVADO

语言：Verilog

代码功能：

设计8位除法器

1、设计8位除法器；

2、输入除数、被除数；

3、输出商和余数。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. Testbench

5. 仿真图

功能仿真图

时序仿真图

TCL console

部分代码展示:

modu
//A/Ble div_8(A,B,shang,yushu);
parameter N=4;
input [2*N-1:0] A;//被除数
input [N-1:0] B;//除数
output reg [2*N-1:0] shang;//商
output reg [N-1:0] yushu;//余数
reg [2*N-1:0] bufa;
reg [2*N-1:0] bufb;
reg [4*N-1:0] result;
//经过寄存器
always@(A or B)
begin
bufa<=A;
bufb<=B;
end
//设计除法函数，函数名div_AB
function [15:0]div_AB;
input [7:0] AA;//被除数
input [7:0] BB;//除数
integer i;
reg [15:0] buf_aa;
reg [15:0] buf_bb;
begin
buf_aa={8'h00,AA};//扩展到16位
buf_bb={BB,8'h00};//扩展到16位
for(i=0;i<8;i=i+1)
begin
buf_aa=buf_aa<<1;//左移
if(buf_aa[15:8]>=BB)
buf_aa=buf_aa-buf_bb+1'b1;//相减
else
buf_aa=buf_aa;
end
div_AB=buf_aa;
end

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=863