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  • 公开Die面积，MCU厂商硬核晒实力
    国产芯片竞争升级至比拼DIE面积，MCU公司公开DIE面积并以此为宣传点，表明行业内卷严重且公司对此有信心。芯片研发应注重性能提升而非单纯缩小DIE面积，过度追求DIE面积可能导致性能下降和可靠性风险。尽管DIE面积缩小展示了研发实力和成本优势，但也存在潜在风险。
    519
    06/02 19:04
    MCU 芯片公司
  • 如何通过UCIe IP实现行业NoC互连？
    通用芯粒互连技术（UCIe）为半导体行业带来了诸多可能性，在Multi-Die设计中实现了高带宽、低功耗和低延迟的Die-to-Die连接。它支持定制HBM（cHBM）等创新应用，满足了I/O裸片与HBM DRAM堆叠裸片之间对高带宽连接的需求。本文将深入探讨UCIe支持的不同接口，以实现片上网络（NoC）互连。 UCIe标准层 UCIe定义了一套全面的协议层，用于标准化裸片（也称为芯粒）之间的通
    8304
    2025/08/03
    新思科技Synopsys UCIe
  • 带宽提升25%！新思科技40G UCle IP，助力高性能Multi-Die设计
    为了确保Multi-Die设计成功，通用芯粒互连技术（UCIe）规范应运而生。它通过提升互操作性、降低延迟、实现异构裸片间相互通信等方式，简化了Multi-Die设计中的Die-to-Die连接。
    1214
    2025/02/18
    UCIe Multi-Die
  • 2025年，Multi-Die技术将被50%新型 HPC芯片所采用
    过去几十年来，单片芯片一直是推动技术进步的主力。但就像工业革命期间，役畜被更高效强大的机器所取代一样，半导体行业如今也处于类似变革的阶段。Multi-Die和基于小芯片的设计，即将多个专用芯片集成在单个封装中或将集成电路垂直堆叠，有望带来比单片芯片更高的性能和灵活性，能够满足高性能计算（HPC）以及AI驱动的工作负载对处理能力永无止境的需求。但是，要开发这些先进的芯片设计，需要极其雄厚的资金和前沿的研发能力。
    1057
    2025/02/17
    HPC芯片 Multi-Die
  • 早期架构探索：Multi die系统设计的关键
    人工智能应用和大语言模型（LLM）的兴起，自动驾驶汽车、智能交通系统以及车内互联体验的不断创新，以及电子设备的智能化和互联化不断加强，对芯片性能和实时计算和控制功能都提出了更高的要求，传统SoC已经难以满足这些不断演进的应用需求。
    1164
    2024/03/12
    芯片架构 Multi-Die
    早期架构探索：Multi die系统设计的关键
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