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芯片架构

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  • 从“韬定律”与“0.7纳米芯片”谈起——逻辑和晶体管折叠路向何方
    后摩尔时代，传统芯片性能提升路径逼近物理极限，急需架构革新和三维堆叠技术。华为提出的“韬（τ）定律”强调通过系统、芯片、电路、器件多层次协同优化，尤其是应用“逻辑折叠”技术，实现低时延、低能耗和高性能。IBM发布0.7nm埃米级工艺，采用NanoStack垂直晶体管堆叠架构，实现了晶体管密度翻倍，标志着三维堆叠进入埃米制程时代。国内原创的FFET倒装堆叠晶体管技术因其独特双面结构设计，展现出突出的技术潜力，为器件级三维堆叠提供了优质解决方案。FFET技术打破了传统单面器件架构的桎梏，为全层级三维集成提供了坚实器件支撑。随着这套技术体系不断完善，产业有望迈入器件、电路、芯片、系统协同立体演进的全三维时代。
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    标准单元（std cell）是ASIC设计的基本构建块，具有高度可重用性和预特性化特点。它们按轨道（Track）划分高度，并分为小型、大型和中型晶体管标准单元，分别适用于不同设计需求。标准单元库还提供了多种类型单元，如多驱动强度和多阈值电压单元，以平衡功耗、面积和性能。
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    ASIC 芯片架构
  • 杜科西与益船智能联合赋能 中国首艘搭载DKCMS系统的全电池动力新能源船舶正式下水
    全新电池解决方案融合杜科西电芯级芯片技术、C-SynQ® 技术与益船电池管理系统，打造更安全、更智能、更具可持续性的新能源船舶应用方案 致力于革新大功率电池系统性能、安全性与可持续性的科技公司杜科西有限公司（Dukosi Ltd）宣布，中国首艘采用杜科西电芯监测系统（DKCMS™）的全电池动力新能源船舶正式推出。该全电池动力船舶搭载的新一代非接触式电池管理系统（BMS）由广西益船智能科技有限公司（
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    05/12 14:00
    电池管理 芯片架构
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  • Intel：20 颗小芯片拼出20Tb/s 神级架构
    当 AI 大模型对算力的需求从 “够用” 转向 “极致”，当芯片制程逼近物理极限，单纯堆晶体管的 “蛮力升级” 早已难以为继。就在此时，英特尔抛出了一枚重磅炸弹： 一款由 20 颗异构小芯片组成的 2.5D 集成系统，以 300MB 超大 SRAM 缓存、20Tb/s 恐怖带宽和 workload 自适应配置，重新定义了分布式 AI 推理的技术天花板。
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    02/06 09:37
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  • 从“鲧”到“禹”：海光分叉AMD，走出芯片堵漏陷阱
    中国古籍中的治水故事启发现代半导体行业：面对StackWarp漏洞，传统修补方法如同鲧治水失败，而自主设计架构和完整指令集授权的海光C86芯片则借鉴大禹治水理念，从根本上解决了漏洞问题，体现了自主创新的重要性。
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    01/26 09:23
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