X射线挑战EUV光刻——Substrate重塑芯片制造格局的豪赌

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引言

当前，半导体制造业正陷入一场深重的“EUV悖论”：随着ASML高NA及后续超高NA EUV工具的研发，其惊人的复杂性与飙升至数亿美元的成本，已触及经济可行性的临界点。这种技术路径的惯性，正使先进制程的竞争门槛高不可攀。在此背景下，初创公司Substrate携X射线光刻技术高调登场，宣称能以颠覆性成本实现更先进的节点。这不仅是对ASML垄断地位的挑战，更可能是一场重塑全球芯片制造格局的技术革命开端。其成败，关乎美国重塑半导体本土供应链的野心。

关键性能承诺：2nm节点单次图案化

目前，Substrate给出的性能承诺相当令人震惊，具体如下：

在 2nm、1nm 及可能更小节点上，所有层都能实现单次图案化

分辨率等效于高数值孔径 EUV

已演示单次曝光获得的12 nm 特征

能够实现复杂的任意图案

套刻精度 <= 1.6 nm，全晶圆关键尺寸均匀性（CDU）0.25 nm，线边缘粗糙度（LER）<= 1 nm，局部关键尺寸均匀性（LCDU）<= 1.5 nm

领先制程晶圆的生产成本将比现有方案低 50%

图片来源：Substrate公司官网

具有12纳米关键尺寸和13纳米尖端间距的随机逻辑接触阵列，单次曝光获得。

图片来源：Substrate公司官网

具有30纳米中心间距的随机通孔，具备卓越的图形质量和临界尺寸均匀性。

这些非同寻常的说法，需要非同寻常的证据。让我们逐一分析：

2 nm、1 nm 及更小节点的单次图案化：线条/间隔图案是 12 nm 线条 + 24 nm 间隔，总和为 P36（周期 36nm）。2 nm-1 nm 节点的目标更接近 P20-22 范围，但尚不清楚此图案是否以最小总间距为目标。线条末端之间的端对端距离为 13 nm，对于单次图案化来说非常好。

尽管如此，这显然属于高数值孔径级别的单次图案化分辨率（低数值孔径仅限于 ~P28）。而且随机通孔看起来非常好，30 nm 间距非常激进。

复杂的任意图案看起来是真实的。双向图案的显微照片尚未公开分享，但与我们分享了一个密集结构的示例。结果很有希望，但我们还需要看到和理解更多。在这个尺度和密度下预期的图案化挑战显然存在（LCDU、随机效应等）。也不清楚这是光刻胶图案还是蚀刻后的图案。

套刻精度 1.6 nm：对于最先进逻辑制程中的关键层来说偏高。一个好的经验法则是套刻精度 = 特征尺寸的 10%，因此在这种情况下，接近 1.0-1.2 nm 是理想的。尚不清楚这是否是机器匹配套刻精度（这比单台机器要困难得多，但对高产晶圆厂很重要）。良好的机器匹配套刻精度允许您在不同的光刻工具上运行连续层，从而简化晶圆厂的生产计划。阿斯麦在最新的 EUV 机器上实现了约 0.9 nm 的机器匹配套刻精度。

全晶圆 CDU 为 0.25 nm 非常出色。它实际上超出了典型的测量能力。假设两者都测量每个场平均关键尺寸的典型 3 个标准差，这比阿斯麦 3800E 扫描仪上的 0.7 nm 要好得多。

良好的 CDU 意味着最终芯片的性能更加一致——例如，一端晶体管的阈值电压、驱动电流等与另一端的晶体管相似。它还提高了良率，因为关键尺寸更有可能在设计容差范围内。

领先制程晶圆将比现有方案便宜 50%：这仍有待观察。据推测，这主要是通过消除多重图案化和降低单次曝光成本来实现的。在最有利的假设下，SemiAnalysis 对一个 5nm 级制程的详细模型显示成本降低了 25%。一个 2 nm 制程不会有太大不同。它可能达不到宣称的数字，但在此背景下，节省 25% 是巨大的，并将意味着巨大的竞争优势。

到目前为止证据很少，因此我们在重复这些说法时持一定的合理怀疑态度。但我们也应该指出，外部联系人和第三方报告都告诉我们同样的事情：这台光刻工具是真实有效的。但需要注意，此处的技术分析是由无法访问那些保密信息的团队成员完成的。

商业模式：拟采用设备+Fab，降低整体成本

Substrate 并不止步于此。他们打算在自己的晶圆厂中运行这些工具，而不是出售给第三方。其使命不仅仅是 XRL，而是建立一个新的美国晶圆厂。目标是开发一个完整的端到端芯片制造流程，在存在合适选择时购买现成的，在没有时则自己发明。

这一切的关键是使用一个规模相当于整个晶圆厂的大型同步加速器、粒子加速器或自由电子激光器来产生亚 EUV 波长的光刻技术。虽然 Substrate 早已决定了他们要做什么，但出于竞争原因，他们希望保持模糊。

反对者会指出无数理由说明这是不可能的、困难的等等——他们大多是正确的。实验室规模与工业化、高产量的工具之间存在巨大差异。Substrate 自己也意识到这一点，并同意他们将面临大量的开发和扩展痛苦。

尽管如此，他们至少在最短时间内（2-3 年）在流程最复杂的部分（光刻）开发出了一些令人印象深刻的能力。让我们假设关于 XRL 工具的说法是正确的。那么这意味着什么？

答案类似于如果一台高数值孔径光刻机的成本远低于 4000 万美元，而不是 4 亿美元时你会说的话。简而言之，它将彻底改变光刻技术。

它将为制程节点设计的灵活性打开闸门。持续的器件面积缩放将不再受限于光刻成本，而是取决于晶体管设计、材料和电气特性。

举一个例子：M0 层。通常，最底层金属（M0）的间距以及栅极和 M1 线之间的端对端间距定义了制程节点标准单元可以做到多紧凑，更紧的 M0 间距和间距与更高的晶体管密度相关。

台积电目前 23 nm 的 M0 间距已经依赖于低数值孔径 EUV 的多重图案化以及额外的切割掩模来实现紧密的端对端间距。英特尔 18A 制程上的 32 nm M0 使用单次图案化低数值孔径和图案整形工具来缩小端对端间距，背面供电技术允许 M0 间距一次性放宽。鉴于其面积缩放目标适中，我们预计他们 14A 节点的 M0 不会低于 26 nm，这使他们能够借助定向自组装（DSA）以成本效益高的方式部署高数值孔径 EUV 单次图案化。

高数值孔径分辨率下单次图案化的潜在好处。Substrate 承诺同样的效果，但没有 4 亿美元的高昂成本。图片来源：英特尔

使用 Substrate 的工具，多重图案化的复杂性可以被单次曝光所取代，同时还能解放金属线布局的许多设计规则限制。面积缩放可以更加激进，为移动设备和 AI 加速器提供密集的低功耗库。在 20 nm 金属间距和 30 nm 通孔间距下，面向 2030 年的 1 nm 制程节点可以借助 Substrate 的工具保持单次曝光。

常见多重图案化方案的简化流程。

多重图案化除了光刻曝光外，还涉及额外的工艺步骤。

阿斯麦和其他公司一再强调高分辨率单次图案化优于多重图案化。正如他们所说，这确实降低了复杂性。但默认情况下，它并不会降低成本。当像阿斯麦 EXE:5000（高数值孔径）这样的光刻工具售价 4 亿美元时，经济上是不划算的。当工具是 4000 万美元时（这是 Substrate XRL 的正确数量级，不是确切数字），经济性就变得非常、非常有利。

Substrate 的成本优势不仅仅在于高数值孔径：