芯耀
与非AI
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引言
做杰理蓝牙音频系列芯片开发，像用 JL 杰理 AC696N、AC6965E 开发 TWS 音箱对箱方案时，很多硬件工程师都会踩坑：蓝牙传输距离近、喇叭一直有滋滋底噪。其实大多不是芯片本身问题，而是晶振选型偏差、天线布局不规范、模拟地数字地乱接导致的。今天就结合杰理 AC696N 开发板参考设计，把这三个关键细节一次性讲清楚，避开底噪和射频坑。
一、客户实际需求场景
硬件工程师自行绘制了一版基于杰理 AC6965E 的蓝牙 TWS 音箱 PCB 板子，调试发现蓝牙连接播放音乐时底噪异常大，而且蓝牙有效传输距离仅有 5 米左右。工程师疑惑：是不是杰理这款芯片本身底噪性能就差？
二、问题原理与规范设计要求
过往开发经验：杰理蓝牙芯片在蓝牙广播待机状态本身会有微弱底噪，正常情况下人耳几乎感知不到。一旦底噪明显变大，绝大多数根源在供电干扰、DCDC 纹波、功放匹配不良这几方面。
1. 晶振设计规范
频率偏差要求：≤ ±10ppm，负载电容 CL 推荐 12pF
对地匹配电容计算公式：C102=C103≈2×CL−(4∼6pF)
优先选用 49S、3225 标准封装晶振，选用原厂配套晶体兼容性最稳
2. 天线布局规范
芯片天线引脚出线必须预留足够安全净空区域
天线周边完整包地，天线区域不铺绿油，正反面禁止走金属走线、摆放器件
3. 音频模拟地设计规范
AVSS 模拟地引脚就近摆放 10μF+0.1μF 退耦电容，单独走线引回电源负极
模拟地与数字地严格分开走线，只做单点汇接，避免地环路干扰
三、工程师高频疑问汇总
用 DCDC 给杰理 AC696N/AC6965E 蓝牙芯片供电，是不是完全不能用？
晶振计算匹配电容为 18pF，实际能不能直接换成 20pF？
天线底层第二层 PCB 要不要挖空净空？
四、专业解答 + 实用扩展
DCDC 供电问题不是绝对不能用，但 DCDC 纹波极易耦合进音频回路诱发底噪。优先推荐 7805 这类 LDO 供电，音质最干净；如果项目必须用 DCDC，输出端必须加 LC 滤波电路，且模块远离音频模拟走线和天线区域。
晶振匹配电容容值允许有 ±10% 轻微误差，但偏差过大会造成晶振频偏，直接影响蓝牙射频稳定性、距离和底噪。条件允许建议用网络分析仪、频谱仪实测校准。
天线底层处理天线第二层 PCB 建议同步挖空净空，保证射频参考地完整，严格参照杰理官方 PCB 参考设计和 AC696N 开发板布局规范。
底噪快速排查三板斧
改用电池纯直流供电，若底噪消失，基本是电源纹波干扰问题；
断开功放输入端，直接测量 DAC 输出，无底噪则问题出在功放电路或音频走线；
最后核查晶振频偏，用频谱仪检测蓝牙信号是否偏离中心频点。
总结
做杰理 AC696N、AC6965E 这类 TWS 音箱对箱方案开发，只要把晶振精度匹配、天线净空布局、模拟数字地分离这三点做好，就能解决 80% 的底噪大、蓝牙距离短、射频不稳定问题。后续遇到客户反馈蓝牙杂音、距离差，直接按这套流程排查即可，高效又省心。
