一文讲透如何解决PCB布局中的串扰问题

首先，我们先来看看PCB走线的几何结构如何影响两条走线之间的串扰。

两条相邻走线之间的串扰是个常见问题。走线之间存在的寄生电容，会让一条走线上的信号干扰到另一条走线：

 影响串扰的因素

1、走线间距：走线越近，电感耦合与电容耦合越强，串扰也就越严重。

2、走线长度：走线越长，耦合作用越明显，串扰会更突出。

3、信号上升时间：上升时间越快（信号边缘越陡），感应产生的串扰强度越大。

4、PCB介质厚度：介质层越厚，电磁场扩散范围越广，耦合作用增强，串扰更严重。

5、接地不连续：会导致不同信号的回流电流相互混杂，进而加剧串扰。

6、敷铜接地：若通过充足的缝合过孔实现良好接地，可减少串扰；但如果缝合过孔不足、接地不充分，反而会增加串扰。

当PCB走线上有信号通过时，走线周围会产生磁场，同时还会形成从走线指向接地回流平面的电场。对于频率高于100kHz的信号，其回流电流会在走线正下方的接地平面内流动。

走线到接地平面之间的介质层厚度不同，回流电流在接地平面上的扩散范围也会不同。回流电流主要集中在走线正下方的接地平面区域，扩散范围很小。

下图展示了回流电流在走线下方回流路径中的扩散范围：走线距离接地平面的高度越高（也就是介质层厚度越大），回流电流的扩散范围就越广——因为高度增加后，电磁场有了更大的空间扩散。需要注意的是，不同信号的接地回流电流如果出现重叠，就会引发串扰。

下图显示了走线下方的电流分布情况：大部分电流集中在走线正下方，但仍有少量电流会扩散到离走线较远的区域。

下图则是电流密度分布图的积分结果，从图中能看出：70%的回流电流会在“走线高度±2倍”的范围内流动。

下图展示了不同走线间距、走线长度和介质层厚度下的串扰实测结果。

- 走线越长，串扰越严重（这和我们之前讲的“长走线耦合更强”一致）；

- 减小介质层厚度能显著降低串扰：比如3700mil长的走线，用14mil厚的介质层时，串扰值为0.45Vpp；而用4.3mil厚的介质层时，串扰仅为0.2Vpp。

测试时，我们给“干扰源走线”（aggressor trace，即产生干扰的走线）输入了3.3V、10MHz的方波信号（上升时间2ns），而“受扰走线”（victim trace，即被干扰的走线）则保持逻辑低电平。信号走线布在顶层，接地平面直接与信号层相邻。测试中用到了两种介质层厚度，分别是大多数PCB工艺能实现的“最小半固化片厚度”和“最大半固化片厚度”。

下图展示了“走线间距”对串扰的影响：

- 测试中最小的走线间距是“两条8mil宽的走线之间隔8mil”——这是很多低成本PCB工艺能实现的最小间距（更小间距也能做到，但会增加成本）；

- 对于3700mil长的走线：8mil间距下，厚介质层的串扰约为0.45V，薄介质层约为0.2V；

- 把间距翻倍（比如从8mil增至16mil），串扰会显著下降；

- 值得注意的是：对于薄介质层，间距进一步增大后，串扰几乎不再变化（相当于达到了“串扰最小阈值”）；而对于厚介质层，直到间距增大到32mil，串扰仍在持续下降。

由于因为阻抗不匹配会对串扰产生很大影响。

从测试结果来看，串扰值在0.2Vpp到0.7VVpp之间变化，具体数值取决于走线采用的端接方式（即匹配电阻的配置）。

需要注意的是：当端接阻抗小于20Ω时，信号会出现明显的过冲（overshoot），而这种过冲会进一步转化为更严重的串扰。

回流路径中的开槽（slot）或不连续处，是导致串扰的最常见原因之一。

从上面这张图里能看到：正常情况下，每条走线的回流电流会在各自走线正下方的接地平面内流动，这些回流电流之间有足够的距离，串扰能被控制在最小。但当信号走线跨过回流路径上的开槽时，原本分离的回流电流会被迫混杂在一起——这不仅会引发串扰，还会产生射频辐射。

接下来咱们看看具体的实测结果！

上面图片展示了两组不同实验的结果。

第一组实验中，我们给一条走线输入10MHz信号，相邻的另一条走线则接地；此时两条走线的下方都是完整的接地回流路径。

第二组实验的设置与第一组完全相同，唯一区别是：两条走线需要跨过接地回流路径上的不连续处（比如开槽）。

实测数据显示：

- 接地路径完整时，串扰值为280mVpp；

- 接地路径存在不连续处时，串扰值达到527mVpp。

可见，不良的接地（此处指接地路径不连续）几乎让串扰强度翻倍。

接下来，咱们看看这种情况对射频辐射会产生什么影响。

上图展示了三组数据：环境本底噪声、走线跨过接地不连续处时的射频辐射，以及走线在完整接地平面上时的射频辐射。

实测结果显示：走线跨过接地不连续处的电路，其射频辐射强度是走线在完整接地平面上的56倍。

这个测量结果很好地说明了：为什么接地回流路径中的不连续处，是导致电磁干扰（EMI）问题的主要原因之一。

下图介绍了另一个常见的PCB布局错误。

有些工程师会将接地平面分成“模拟接地平面”和“数字接地平面”，目的是避免数字通信信号产生的串扰噪声干扰敏感的模拟电路。通常，这两个接地平面会在ADC附近通过一个0Ω电阻、电感或铁氧体磁珠单点连接。这种做法在30年前曾被广泛推崇为“好方案”，但事实证明，它通常并不可取。

那些需要跨接“分割接地平面”的信号，会产生强烈的射频辐射，而且往往会导致模拟电路性能变差。另外，如果用电感或铁氧体磁珠连接两个接地平面，当开关电流从数字接地流向模拟接地时，可能会产生巨大的瞬态电压——这不仅会导致数据错误，甚至可能损坏器件。

如果工程师确实需要使用分割接地平面，相对更好的方案是采用“接地桥”（ground bridge），就像下面示意图展示的那样。这个接地桥的宽度要足够大，确保所有数字走线都能从桥上跨过，而不是跨过分隔的接地平面缝隙。

不过，最佳的接地选择其实是直接使用完整的接地平面，同时确保数字信号和其他噪声信号的走线，与模拟信号走线保持足够的物理距离。在PCB设计中，将不同类型的信号物理分隔到PCB的不同区域，这个过程称为“布局规划”（floor planning）。要减少数字信号对模拟信号的耦合干扰，良好的布局规划比分割接地平面的效果好得多。

一种常用于减少走线之间耦合的做法，是在走线之间铺设接地敷铜。其原理是让信号更多地耦合到相邻的接地敷铜上，而不是耦合到其他信号走线上。

接地敷铜如果通过大量过孔（vias）与其他接地平面良好连接，确实能有效降低串扰；但如果连接不良，反而会让情况变得更糟。

接地敷铜的设计注意事项

以下是针对接地敷铜设计的核心考量点，结合PCB层结构、信号特性等实际场景，明确适用场景与关键规范：

1、信号层与接地平面相邻时，可无需敷铜

若信号走线所在的层（如顶层）正下方直接是完整的接地平面（如底层），且两者间距（介质厚度）合理，接地平面本身就能提供良好的回流路径和屏蔽效果，此时无需额外在信号层铺设接地敷铜。

2、1~2层PCB需依赖敷铜补充接地

单双层PCB通常没有独立的完整接地平面，接地回流路径易不连续。此时在走线间隙、空白区域铺设接地敷铜，可替代部分接地平面功能，为信号提供更短的回流路径，减少串扰与辐射。

3、严禁铺设无接地过孔的“浮空铜”

所有接地敷铜必须通过过孔与接地网络（接地平面、接地走线等）连接，绝对不能保留未接地的“浮空铜皮”——未接地的铜皮会成为寄生电容/电感载体，反而加剧信号干扰。

4、过孔间距需≤最高预期频率的1/10波长（λ/10）

过孔是敷铜与接地平面的“导电桥梁”，需按信号最高频率规划间距：频率越高，波长越短，过孔间距需越小（例如100MHz信号的λ≈3m，过孔间距应≤30cm；实际PCB中高频信号过孔间距常控制在几毫米到十几毫米），确保敷铜上的噪声能快速导入接地平面。

5、方波信号的最高频率需通过上升时间计算

方波信号含丰富谐波，不能仅按基波频率判断。需用公式fc=1/(π×tr)计算其“等效最高频率”（fc为截止频率，tr为信号上升时间），例如上升时间tr=2ns的方波，fc≈159MHz，过孔间距需按159MHz的λ/10设计。

6、缺少接地过孔会使敷铜变成“天线”

若敷铜未通过过孔接地，其金属面积、形状会形成类似天线的结构，不仅无法屏蔽干扰，还会接收或辐射射频信号，导致串扰加剧、EMI（电磁干扰）超标。

为了证明在接地敷铜上使用缝合过孔的重要性，可以通过多组实验来验证。每组实验的电路和布局都完全相同，唯一的区别是采用了不同的铜皮填充设计。

第一组实验中，我移除了所有铜皮填充，走线之间的间距为34mil，走线长度为3700mil。在这种“无铜皮填充”的配置下，测得的串扰值为40mVpp。

在走线之间添加“浮空铜皮”（未接地的铜皮）后，串扰值升至60mVpp。

若仅将铜皮敷铜的一端接地，串扰值进一步增至86mVpp，且信号出现了谐振振铃现象。

而当使用缝合过孔将敷铜的两端均接地时，实验表现出良好性能，串扰值几乎可以忽略不计。

不过，铜皮敷铜的设计经验法则是：缝合过孔的间距应控制在（信号最高频率对应波长的）1/10以内，因此“仅将两端接地”的方式并非在所有情况下都能奏效。

如果你计划使用接地敷铜，建议务必注意铺设足量的过孔，避免最终无意中形成一个“天线”（反而加剧干扰）。

上图总结了上面讨论的“接地敷铜实验”的实测结果。底部的布局图展示了两种示例：一种是“无敷铜”的情况，另一种是“带大量过孔的接地敷铜”情况。所有实验使用的电路和PCB布局几何参数完全相同，唯一的变量是敷铜设计的不同。

示波器波形中，黄色波形代表施加在“干扰源走线”上的3.3V、10MHz方波信号，红色波形则代表测得的串扰信号。所有测量中，红色波形的量程均为20mV/格。

从左到右观察波形可以发现：

- “无敷铜”的电路中，串扰噪声约为41mVpp；

- “浮空敷铜”的电路中，串扰显著恶化，达到60mVpp；

- 当敷铜“仅一端接地”时，敷铜会像天线一样工作，串扰值达到85mVpp，且伴随谐振振荡；

- 当在走线之间的敷铜两端各加一个过孔、形成接地敷铜时，串扰几乎为零。

此外，给接地敷铜添加更多过孔，对串扰的改善效果并不显著——其波形与“仅用少量过孔”的情况非常接近。

请注意，不要根据本实验就得出“应使用最少接地过孔”的结论。正确的建议是：需根据电路板上预期的最高信号频率，将过孔间距控制在（该频率对应波长的）1/10以内。记住，最高频率由数字信号的上升时间决定，可通过公式fc=1/(π×tr)计算得出。

上图展示的布局，与之前介绍的铜皮敷铜布局类似。但在这个示例中，存在几处会导致串扰和射频辐射的问题。你能找出这些问题吗？

第一个问题是：部分铜皮填充的“走线末端”没有放置过孔。这些延伸出来的“铜皮指状结构”会像天线一样产生射频辐射，同时还会加剧串扰。

另一个问题是：图中存在一块“浮空铜皮岛”。

这里需要强调一个关键点：与其采用图中这种“接地不当的敷铜”，不如干脆不使用铜皮敷铜——后者反而能避免更多干扰问题。

Tips：关于PCB布局中的串扰常见的问题及回答。

1、下列哪项因素不会影响两条PCB走线之间的串扰？

a) 施加信号的上升时间

b) 走线铜皮厚度

c) 走线长度

d) 走线间距

e) PCB介质层厚度

回答：正确答案是“b”，即走线铜皮厚度。信号上升时间、走线长度、走线间距以及PCB介质层厚度，都会对串扰产生显著影响。

2、如果接地敷铜的设计方式不正确，反而会让串扰变得更严重，这种说法对吗？

回答：正确的，因为如果接地敷铜没有通过大量过孔与地良好连接，反而会导致串扰加剧，还可能产生谐振问题。敷铜的所有末端都应放置过孔，且理想情况下，过孔间距应最大不超过（对应最高频率波长的）1/10。

3、使用下图，在以下条件下，介质层厚度：9mil，走线间距：8mil，走线间距：8mil，3000mil长的走线会产生多大的Vpp串扰？

a) 0.15Vpp

b) 0.25Vpp

c) 0.35Vpp

d) 0.45Vpp

回答：正确答案是“b”，0.25Vpp。因为在这种情况下，你需要在两条曲线之间进行插值。在3000mil走线长度下，4.3mil介质层的串扰约为0.17Vpp。14.3mil介质层的串扰约为0.36Vpp。通过在两者之间插值，可以估算出9mil介质层的串扰大约为0.25Vpp。

当然，这只是一个估计值，但它能让你大致了解在这种条件下会产生多大的串扰。

4、下图所示的PCB布局存在什么潜在问题？

a) 接地平面与电源平面之间的距离过大

b) 铜皮敷铜存在浮空区域，这些区域会起到天线的作用

c) 以上两项均是

d) 以上两项均不是

回答：正确答案是“c”，即“以上两项均是”。

因为所有双层PCB普遍存在的一个问题是：顶层与底层（通常分别为信号/电源层与接地层）之间的距离过大，这会导致串扰加剧。当然，在某些情况下，成本要求使得必须使用双层PCB，此时就不得不接受其性能有所下降的现实。

另一个问题是：图中的铜皮敷铜接地设计并非最佳。具体来说，有一条走线延伸出的“铜皮指状结构”仅一端接地，这种结构会起到天线的作用（加剧辐射与串扰）。