为什么射频电路对PCB要求这么严格？

大家好，这里是【射频学堂】。

先说一个大家可能都经历过的场景：

同一家板厂、同一套公差、差不多的层数。数字板回来，上电就跑起来了；射频板回来，滤波器通带偏了、增益起伏不对、驻波比超标，然后就是加班调匹配、改走线、重新投板。

板厂会说：“我按 IPC 公差给你做的，你的数字板不也好好的？”

问题就出在这句话上——数字板和射频板，用的根本不是同一套“合格”标准。

今天这篇，我们不讲玄学，就把这件事拆开：射频电路对 PCB 苛刻，到底苛刻在哪里，每一条要求背后对应的是什么物理量，以及作为设计者，我们到底能控制什么。

一、根本区别：PCB 从“连接件”变成了“电路元件”

在低频数字电路里，PCB 的角色是“连接”：把芯片的引脚连起来，只要电阻够小、没接错，信号就传过去了。你有几百毫伏到几伏的判决裕量，有纳秒级的时序裕量，走线的形状、介质的好坏，几乎不进入电气方程。

到了射频，几件根本的事情变了：

· 波长变得和走线尺寸同量级。这时走线上各点的电压电流不再相同，必须用分布参数描述——它就是一条传输线。

· PCB 的几何与材料，直接写进了电路的电气参数。50 Ω 走线阻抗、滤波器通带位置、匹配网络输入阻抗、相控阵各通道相位，全都由介电常数、介质厚度、线宽、铜厚、参考地共同决定。

· 损耗变成硬约束。微带线的衰减直接吃链路预算，接收链路上任何一分贝损耗都直接换成噪声系数的劣化，而且放大器补不回来——它把噪声一起放大了。

行业里有一个朴素的工程判据：走线长度超过 λ/16 时，就必须按传输线处理。

表 1　不同频率下的 λ/16 阈值：走线超过这个长度就得按传输线处理

图 1　左：λ/16 阈值随频率迅速缩小，10 GHz 时只有 1 mm；右：同一段 25 mm 走线的电长度（对数值）

再看另一个角度：一段 25 mm 的走线——

· 在 1 GHz 上是 0.16 个波长，已经超过 λ/16；

· 在 2.4 GHz 上是 0.37 个波长；

· 在 10 GHz 上是 1.56 个波长，已经跨过了一个完整波长。

同一块铜箔，在数字板上是一根线，在射频板上是一个器件。这是所有苛刻要求的源头。

二、阻抗：50 Ω 不是建议值，是契约

只要涉及传输线，就有一个必须守住的量——特征阻抗 Z0。50 Ω 是行业约定（它介于同轴电缆的最低损耗与最大功率容量之间），只要每一级都做成 50 Ω，任何一级接任何一级都不会产生大的反射。

反射系数　Γ =（ZL − Z0）/（ZL + Z0）

回波损耗 RL = −20·log|Γ|

以 Z0 = 50 Ω 为例，把阻抗偏差换算成回波损耗：

表 2　阻抗偏差换算成回波损耗与反射功率（按 Z0 的偏差百分比计算；不同文献对“失配百分比”的定义不同）

这里要说一句公道话：单看这一个界面，±10% 的阻抗误差只有 0.23% 的功率被反射，看起来并不致命。射频板真正难做，不是因为这个界面，而是因为下面这三件事：

· 它是频率相关的。同一条走线的阻抗偏差不是常数，不同频点的偏差方向可能相反，叠加在通带里就变成幅度起伏、群时延波动。

· 它会和匹配网络相互作用。你按 50 Ω 调好的匹配，落到一块实测 45 Ω 的板上，匹配点就跑了；滤波器的通带位置、回波损耗、抑制度都会跟着漂。

· 级联会累积。链路里有连接器、走线、过孔、滤波器、开关、PA——每一个界面都有自己的偏差，级联后最坏情况直接相加。

所以射频工程的常规要求是：关键路径回波损耗 ≥ 20~25 dB，严格场合 ≥ 30 dB；对应的受控阻抗公差，常规 ±10%，高速与射频关键层 ±5%，更严的场合要求 ±2%。而这一切的前提是——你得先知道 50 Ω 是怎么来的。

一条走线的阻抗由什么决定

以微带线为例，一个常用的近似式（IPC-2141）：

Z0 ≈ 87 / √(εr + 1.41) × ln( 5.98h / (0.8w + t) )
h：介质厚度　w：线宽　t：铜厚　εr：介电常数

阻抗不是一个可以直接“设”出来的值，它是一串尺寸公差与材料公差的合成结果。举个直观的对比：要得到 50 Ω，0.254 mm 厚的 RO4350B（Dk = 3.48）线宽约 0.47 mm，而 0.8 mm 厚的 FR-4（Dk = 4.2）线宽要约 1.5 mm。材料一换、厚度一变，线宽就得重算。

而在制造端，这条线的实际阻抗又是一堆误差共同作用的结果：

表 3　一条 50 Ω 微带的误差预算（典型量级，随叠层与板材不同而异）

按均方根合成，这些误差叠起来约 ±6%~±7%，板材批次波动大时可达 ±10% 以上，而射频要求常常是 ±5% 甚至 ±2%。

这就是为什么射频板一定要做阻抗测试（TDR 或 VNA 耦合条），也是为什么和板厂沟通时必须明确写清：目标阻抗、公差、参考层、测试方式。你不写，板厂默认按 IPC 的宽松档走。

图 2　左：50 Ω 的误差预算与常见公差窗口（±5% / ±2%）；右：阻抗偏差换算成回波损耗

三、材料：FR-4 不是不能用，是看你在哪个频率用

阻抗的公式里有两个材料参数——Dk（介电常数）和 Df（损耗角正切）。这两个参数，是射频板材和普通板材的分水岭。

· Dk 决定阻抗与相速。Dk 不稳，阻抗就不稳；Dk 随频率漂移，相位就漂移。

· Df 决定介质损耗。它是射频板材最核心的指标，直接决定插入损耗。

FR-4 的问题不是“不好”，而是它的两个参数都不够确定：Dk 会随树脂含量、玻纤方向、批次、频率变化（1 MHz 约 4.5，1 GHz 约 4.2，10 GHz 约 4.0），Df 在 10 GHz 高达 0.020~0.030。

同一条件下（6 GHz、10 mil 介质、50 Ω 微带）实测对比：

表 4　三种典型板材在 6 GHz 的产线实测对比（10 mil 介质、50 Ω 微带、VNA 校准）

差距在毫米波段被进一步放大：28 GHz 上，10 cm 走线在 FR-4 上损耗约 5 dB，在 RO4350B 上约 1 dB。在 16 路馈线的相控阵里，这个差距累计起来是十几分贝——任何放大器都补不回来，因为放大器同时把噪声也放大了。

工程上常见的频率门槛（经验值，具体看损耗预算）：· 低于 3 GHz：普通 FR-4 通常够用，走线短（<100 mm）更没问题；

· 3~6 GHz：改用低损耗 FR-4（Df < 0.005），如 Megtron 6、I-Tera MT40 一类；

· 6~20 GHz：上 Rogers RO4000 系列（RO4350B / RO4003C）；

· 20 GHz 以上：RO3000 系列或 PTFE 类（RT/duroid）；

· 77 GHz 车载雷达：常见 RO3035（Dk 3.50、Df 0.0015）这类专用材料。

图 3　三种板材在 6 GHz 的插入损耗、相位稳定度与面板间阻抗波动对比

一个务实的选择：混合叠层

不是所有层都需要射频材料。成熟做法是只在射频走线所在的外层用低损耗板材，内层用普通 FR-4 承载电源与数字信号：

表 5　典型的混合叠层：射频性能接近全 Rogers，成本约为其 40%~50%

两个必须注意的点：一是 Rogers 与 FR-4 之间的粘结层要选专用半固化片（如 4450F）；二是绝不能让一条受控阻抗线跨在两种材料的边界上——Dk 突变本身就是一个阻抗台阶。

四、铜面：趋肤深度只剩零点几微米时，粗糙度就是器件

这是最容易被低估的一条。

高频电流只走导体表层，趋肤深度 δ = √( ρ / πfμ )。对铜而言：

1 GHz 是 2.1 μm，10 GHz 是 0.66 μm，28 GHz 是 0.39 μm，77 GHz 只有 0.24 μm。

而电解铜箔（ED）的表面，是长满结晶颗粒的毛面。按 IPC-4562A 的分级：

表 6　铜箔粗糙度等级与 28 GHz 的附加插入损耗

图 4　左：铜的趋肤深度随频率变化，并与各等级铜箔的粗糙度区间对照；右：28 GHz 下的附加插入损耗

当趋肤深度只有 0.4 μm 时，峰谷高 5~10 μm 的铜面意味着电流实际要走一条长得多的曲面路径，等效电阻上升；同时粗糙界面还会增加散射损耗、加剧介质-导体界面的电场畸变。

结果就是：25 GHz 下，Rz≈10 μm 的铜箔比 Rz≈2 μm 的多出约 0.8~1.2 dB/inch。一段 10 英寸的走线，仅铜箔选型不当就吃掉 8~12 dB——足够让整条链路失效。有研究给出的数字是：低粗糙度铜箔相比常用粗糙度铜箔，可减少约 73% 的散射损耗。

而这里还有一个经典的“既要又要”矛盾：

· 铜面越粗糙，与树脂的机械咬合越好，结合力（剥离强度）越高；

· 铜面越光滑，高频损耗越低，但剥离强度下降（HVLP 约 3~5 lb/in，常规铜箔 6~8 lb/in）。

所以高速高频板的工艺里还配套了一整套动作：内层用氧化替代处理（化学键合，而不是机械粗化）来保住平整表面；压合前控制表面 Ra；必要时用等离子清洗。

图 4　左：铜的趋肤深度随频率变化，并与各等级铜箔的粗糙度区间对照；右：28 GHz 下的附加插入损耗

五、板材从来不是均匀的：玻纤效应

这一条最“看不见”，也最容易让人怀疑人生。

PCB 的介质是玻纤布浸树脂。玻璃纤维的 Dk 约 6.0~6.6，树脂的 Dk 约 3.0~3.5。于是板材在微观上是周期性的：玻纤束（高 Dk）与树脂窗口（低 Dk）交替排列。

对差分对而言，这是一个灾难：差分对的两根线间距很小，可能出现一根整段压在玻纤束上、另一根整段走在树脂窗口上。因为波速 v = c/√εr，两根线的传播速度不同，于是——

等长，但不同速。

以 106 或 1080 这类开纤布为例，局部 Dk 差异可以把两根线的有效 Dk 拉到 4.2 与 3.6 的量级，折算下来约 12 ps/inch。走 10 英寸，skew 累积到 120 ps。而 28 Gbps NRZ 的一个单位间隔（UI）只有 35.7 ps——120 ps 的偏移直接把眼图关死。

更麻烦的是，这类偏差是统计性的，不是确定性的：同一套 Gerber 文件，因为拼版位置不同，两块板的玻纤与走线的相对位置就不同，性能自然不同。

而 PCB 的很多实际问题也来自各向异性：同一块板，经纬方向的 Dk 本身就不同；Dk 还会随温度漂移（TCDk）——相控阵里几个百分点的 Dk 漂移，直接变成波束指向误差。

行业里的常规对策：

· 板面或拼版旋转 7°~11°，避免走线长距离与玻纤同向；

· Z 字形走线，跨越至少 3 个玻纤节距；

· 选用扁平开纤布（1067、1086、3313 这类），或 NE-glass 等玻纤与树脂 Dk 差更小的材料；

· 带状线上下用不同型号的玻纤布，让 Dk 天然平均化；

· 在加工说明里写死玻纤型号与走线角度，不要交给板厂“看着办”。

图 5　左：差分对的两根线分别落在玻纤束与树脂窗口上；右：差分对内 skew 随走线长度的累积

六、参考地与回流：地平面是传输线的另一半

很多工程师的第一反应是“我把地铺满了”。但射频关心的问题不是“铺没铺”，而是——回流电流走哪儿。

微带线的两条导体，一条是信号走线，另一条是参考地。回流电流遵循“最小电感”原则：DC 时铺满整个平面，1 GHz 时就已经集中在信号线正下方的一条窄带里，形状与走线完全镜像。

· 地平面完整：回流紧贴下方，环路面积约等于介质厚度 h，辐射小、阻抗稳定、屏蔽好；

· 地平面开槽或分割：回流被迫绕行，环路面积骤增，走线变成一根效率不错的缝隙天线。5 GHz 下一条 2 mm 的槽，辐射可增加 10~15 dB，回波损耗劣化约 10 dB。

这也是为什么“模拟地/数字地分开”这个在低频很常见的做法，在射频区往往是个陷阱：只要有射频走线跨过地分割，回流就被切断了。正确做法是保持一个连续的地平面，靠布局与布线分区，而不是靠切地。

图 6　左：地平面完整与开槽时的回流路径对比；右：地过孔间距上限与过孔残桩谐振

地过孔间距：λ/20

当射频走线换层、或者需要用“地墙”把不同电路隔开时，地过孔间距必须满足 d ≤ λ/20：

表 7　地过孔 / 地墙间距上限随频率收紧

间距超过 λ/20，电磁波就会从过孔之间“漏”过去，屏蔽失效。经验数据：单排地孔墙约 20~30 dB 隔离度，双排（错位）可到 40~60 dB——收发前端需要高隔离时（双工器、滤波器区），双排是标配。

另一个隐蔽杀手：过孔残桩

通孔过孔在射频走线换层后，会留下一段不用的金属——残桩（stub）。它是一段开路的传输线，会在四分之一波长处谐振：

f ≈ c /（4·L·√εr）

1 mm 的残桩，在 FR-4 里大约 37 GHz 就谐振。在 28 GHz、39 GHz 这些频段，残桩会直接在通带里撕出一个凹陷，回波损耗急剧恶化。对策就是两个字：背钻（back drill）——把残桩钻掉，或改用盲埋孔 / HDI。

七、最后几个欧姆：阻焊、表面处理、连接器与焊盘

设计算得很准，板做得很准，最后还有几个“小东西”在偷偷改变阻抗：

表 8　阻焊与表面处理对 50 Ω 微带阻抗的影响

阻焊层带来的损耗也不可忽略：10 GHz 时约增加 0.05~0.15 dB/inch。工程上的做法很直接：

· 6 GHz 以上的关键射频走线，直接把阻焊开窗（mask relief），覆盖区外扩 5~10 mil；

· 阻焊厚度与厚度均匀性要写进加工说明；

· 高精度场合用 OSP 或沉银，ENIG 需要补偿镍层并做阻抗验证；

· 阻抗测试的耦合条必须带上实际阻焊与表面处理——用裸铜条测出来的阻抗不反映真实情况。

连接器与焊盘同理。SMA 连接器在 1 GHz 时驻波比可能是 1.05:1，到 18 GHz 就变成 1.3:1——引脚电感、焊盘电容在低频可以忽略，在毫米波则占了很大一份。射频板的性能经常就丢在某一个焊盘尺寸或某一处接地回路上。

八、为什么射频板总要“重投”

把上面这些串起来，你就明白射频板为什么总要重投：

· 一次原型重投的代价：工程时间约 5,000~15,000 美元，加上 4~6 周周期；

· 高精度意味着低良率：把所有层的阻抗公差从 ±8% 收紧到 ±5%，良率可能下降 15%~20%，单价上升 8%~12%；

· 材料成本反而不是大头：5 块原型板用 Rogers 比用 FR-4 只贵一两百美元；只要省下一次重投，材料差价就赚回来了。

换句话说，射频 PCB 上那些看起来“苛刻到没必要”的要求，几乎每一条都对应过一次真实的失败。它们是行业用重投和延期换来的经验。

九、工程速查：射频 PCB 的检查清单

表 9　射频 PCB 设计（1~8）与材料工艺（9~12）检查清单

写在最后

射频电路对 PCB 的要求，本质上不是“更严格”，而是多了一层物理。

数字电路里，PCB 是二维的连线图；射频电路里，PCB 是一个三维的、有介电常数、有损耗、有相位、会谐振的电磁结构。我们在原理图上画的每一条线，落地之后都是一个有特征阻抗、有传播延迟、有 Q 值的元件。

从这个角度看，那些“苛刻”的要求反而变得合理了：它们不是板厂在挑刺，而是电磁场在那里立规矩。

对我们射频工程师来说，这也是一个提醒：板级设计从来不是“画完交给 PCB 工程师”的事。你的噪声系数、你的相位一致性、你的驻波比，很可能在你按下布局工具的快捷键时就已经决定了。

（表中内容供射频 / 微波 / PCB 工程技术人员参考；具体设计请以所用板材数据手册、板厂工艺能力与项目实测为准。）

数据来源：IPC-2141 / IPC-4562A / IPC-4412 相关标准，Rogers 与主流板材厂商数据手册，PCB 板厂产线实测数据（10 mil 介质 50 Ω 微带、VNA 校准），以及公开的高速与高频 PCB 设计文献。文中图表由射频学堂依据上述公开资料自行绘制。