FinFET：在下一代移动通信及高性能计算应用上展翅高飞

随着发展的需要，很多人呼吁新的改进型解决方案来解决数据、带宽和功耗的问题。展望未来，哪些高速成长的应用会促使产品和技术进行改革呢？智能手机和数据中心的 CAGRs 会继续强大并变得健壮起来。

这些需要用户在终端智能手机市场有严格的需求。用户希望智能手机具有更快的传输速度和更高的计算性能。同时，更好的视觉体验已经成为焦点。更清晰的视频和带有高分辨率解决方案的增强性相机每年将会需要 1.5 到 2 倍性能提升。

近年来，越来越多的在线设备产生了更多的数据流量。为了支持这样的趋势，云服务器 CPU 将会继续增加其核的数量，目的是达到更高的计算能力。互联网网速和带宽每年将会需要提高大概 2 倍，以提高数据传输速率。另外，为了支持大数据应用存储需求也在显著增加。

为了追赶先进的技术市场，台积电正在生产 16nm FinFET 设备，在容量和速度方面满足 2016 年市场的需求。台积电在 2015 年第三季度就开始研发高容量 16nm 产品，并且取得了创纪录的提高。对于设备性能，台积电表示，他们所有代工厂的 16nmFinFET+工艺都能达到最好的晶体管性能。

台积电的线路图显示，10nm 研发已经上了轨道，逻辑密度提升 2.1 倍（高于 16FF+），20%的性能提高和 40%的功耗降低。公司的下一代 7nm 技术制程正在进行中，在功能齐全的 SRAMs 上已经做了验证。

当代工厂增加 FinFET 产品时，值得注意的是工艺技术的进步如何改变了设计生态，以及生态改革如何解决这些挑战和提供方案给设计者。

当新的工艺技术节点出现时，技术复杂性不断上升，这需要 EDA 工具有新的功能并做大的整合。

上图的表格显示了从 65nm 到 10nm 总设计规则的增加。要遵守这些新的要求 -- 尽管总的工具类型应用相同 -- 每种工具需要增加大量新的功能。

随着设计规则复杂性的增加，每个门级的运行时间都会增加。然而通过 EDA 工具的改革和增强，每个规则的运行时间都大大缩短。

因此，整个芯片的运行时间仍然可以增加管理。为了满足 tape-out 表，EDA 和 IP 公司正在将他们的研发和认证表插入其中。

为了降低设计功耗，台积电的 16FFC 制程已经在准备支持超低电压设计。

使超低电压设计成为可能，方案需要遵循以下三个关键项目：
1. 在超低电压条件下确保 SPICE model 和 EDA tool 精确性；
2. 在超低电压条件下确保电路设计鲁棒性；
3. 需要减轻超低电压设计引起的更大的变化

目前 SPICE-to-silicon 相关性下降到 0.4V，台积电享有这一优势，并且与 EDA 伙伴加强验收和鉴定方法。对比 Monte Carlo 仿真，设计师使用新的 AOCV 验收方法可以获得良好的相关性。随着 SPICE 模型和 EDA 工具的支持,该公司已经优化其标准单元库来提高设计的鲁棒性和减少设计中的变化。

代工厂和设计生态伙伴之间早期的合作使得设计师拥有工具和 IP 成为必须，这可以使他们的项目尽快满足关键技术上市的时间窗口。

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