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与非AI
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5月14日，晶圆代工大厂台积电在中国台湾举行的“2026年度技术论坛”上表示，预计2022年至2026年间，人工智能（AI）加速器晶圆的需求将增长11倍。
台积电同时上调了对全球半导体市场的预测，预计到2030年，全球半导体市场规模将超过1.5万亿美元，高于此前预测的1万亿美元。其中，AI和高性能计算预计将占比55%，智能手机占比20%和汽车应用占比10%。
台积电业务开发及全球销售资深副总经理暨副共同营运长张晓强（Kevin Zhang）表示，未来AI加速器的性能将取决于先进制程、先进封装和高速互连技术的融合，而AI模型规模的不断扩大也提升了SoIC（系统整合芯片）和3D IC技术的重要性，因为这些技术能够将DRAM直接堆叠在计算芯片上。
2nm产能年复合增长率将达70%
为了应对市场旺盛的需求，台积电计划将提高其最先进的 2nm 制程芯片的产能，预计第1年2nm晶圆产出将较同期3nm产出高出45%，2026年至2028年的复合年增长率 (CAGR) 将达到70%。台积电3及5nm产能于2022到2027年复合成长率也将达25%，以支持客户强劲需求。同时，CoWoS（芯片封装于晶圆基板上）先进封装产能也预计将在2022年至2027年间实现超过80%的复合年增长率。
而为了实现这一产能扩张计划，台积电营运、先进技术工程副总经理田博仁在年度技术论坛中透露，台积电2025~2026年正加速扩张脚步，达成新建九座厂房目标。放眼全球，台积电预期将新建与改造共计18座工厂，其中包含5座先进封装厂，以强力提升先进制程与封装产能，全面满足全球客户需求。
田博仁说，台积电克服地理限制，将3nm、5nm及7nm厂区串联成Super Giga Fab，利用AI实现跨厂区最佳化，最大幅度提高生产力。
田博仁指出，台积电在过去一年于技术提升与产能扩张两方面均取得显著进展。面对全球AI与HPC应用的强劲需求，台积电正以过去2倍的速度加速晶圆厂扩建，并致力于在全球范围内建立新产能。
全球产能布局：台湾12座厂在建
在具体的产能布局方面，田博仁表示，尽管积极拓展海外版图，中国台湾依旧是台积电最核心的先进制程重镇。目前中国台湾共有12座晶圆厂或先进封装厂正在建设中。针对2026年的最新计划，台积电预计将在台湾新建4座晶圆厂及2座先进封装厂。
其中，在最先进的2nm及更先进制程布局上，位于新竹的Fab 20厂与高雄的Fab 22厂作为主要量产基地，已于2022年动工并正式进入量产阶段。此外，台中Fab 25厂也已于2025年展开动工，并计划于2028年开始量产2nm与更先进的制程。为支持客户持续成长的庞大需求，台积电也强调将持续在台湾扩张先进封装产能。
在海外产能扩张方面，台积电于美国、日本及欧洲等地皆取得多项重大进展：
美国亚利桑那州：台积电第一座晶圆厂已于2024年四季度量产4nm制程，预计至2026年产能将实现1.8倍的增长，且该晶圆厂良率表现已达到与台湾总部相当的水平；第二座晶圆厂的设备搬迁计划于2026年下半年进行，预计2027年下半年开始生产3nm制程；第三座晶圆厂于2025年上半年动工，主体结构已于近日顺利封顶；第四座晶圆厂以及首个先进封装设施的建设预计将于今年启动。近期，台积电已顺利取得现有厂区旁的新土地，以支持进一步的扩张计划。
日本熊本：第一座晶圆厂（P1）已进入22及28nm的量产阶段，40nm制程亦在持续开发中;第二座厂（P2）的新建计划调整进展顺利，于2025年开始建设，将升级提供3nm技术。台积电预计，熊本厂2026年针对28与22nm的产出将达到2025年的20倍，且良率同样达到与台湾总部相当的水平。
德国德累斯顿：台积电合资的特殊制程晶圆厂已于2024年开始建设，并按计划推进。该晶圆厂专注于汽车与工业应用，将首先支持欧洲客户采用28nm和22nm工艺，随后提供16nm和12nm工艺。
中国大陆：台积电将维持提供16nm与28nm产能。
N2进入量产，A14与A13引领埃米时代
台积电指出，其2nm家族的N2制程已于2025年第四季开始量产，N2P则计划于2026年下半年开始量产。而搭载名为超级电轨（Super Power Rail）的背面供电技术的A16制程预计于2026年下半年生产就绪。
而为了给客户提供更多元的选择，台积电还将推出基于N2进一步优化的N2X与N2U制程，将分别于2027年与2028年量产。其中N2U相较于N2P，速度加快3%至4%、功耗降低8%至10%，并提升约3%的逻辑密度，为AI、HPC与制程手机应用提供绝佳的均衡选择。
台积电业务开发副总经理袁立本表示，台积电已收到约25个2nm产品设计定案，另有超过70个客户设计正在规划或进行中。AI、HPC与手机应用加速采用2nm，2nm第二年的设计定案数量约为5nm同期的4倍。
在备受瞩目的埃米级制程方面，A14制程预计于2028年进入量产。A14制程采用了第二代纳米片晶体管技术——NanoFle Pro和超级电轨技术，相较于N2制程，在相同功耗下速度最高可提升15%；在相同性能下，最多可降低30%功耗；其逻辑密度与芯片密度也将分别提升至N2的1.23倍与1.2倍。
A13制程是A14的光学微缩版，将线性尺寸缩小了约3%，在保持与A14完全兼容的设计规则和电气特性的前提下（客户能快速从A14迁移至A13），面积缩小约6%，晶体管密度相应提升，预计于2029年进入生产。
A12将继续采用台积电第二代纳米片晶体管NanoFlex Pro技术和超级电轨技术，同时在正面和背面进行微缩以实现整体密度提升，计划于2029年量产。
按照台积电的说法，N2、N2P、N2U、A14、A13主要是面向客户端（智能手机、消费电子）的节点，这类节点强调成本、能效和IP复用，强大的设计兼容性至关重要，客户可接受渐进式改进。
A16、A12则主要是面向面向AI/HPC数据中心的节点，这类节点必须提供显著的性能提升以证明技术过渡的合理性，成本相对次要。同时，这两个节点还集成了Super Power Rail（SPR）背面供电技术，以解决AI数据中心的电源完整性和电流传输限制问题，更新周期为两年。
需要指出的是，台积电A13和A12均无需使用High-NA EUV光刻设备，台积电计划至少到2029年继续使用现有的低数值孔径EUV设备。张晓强对此表示：“我们仍然能够充分利用现有EUV技术的优势，而无需转向高数值孔径设备——要知道，高数值孔径设备的成本非常非常高。”
随着物理微缩面临挑战，在纳米片构架之后，台积电积极研发互补式场效晶体管（CFET）全球最小的可运作6T SRAM內存单元，其布局面积较传统纳米片设计缩小约30%，并成功展示由约1,000个电晶体组成之CFET环形振荡器（ring oscillators）。
此外，台积电在二维（2D）材料方面也取得显著进展，将2D信道的电流密度提升了三倍，为未来的微缩与低功耗芯片奠定基础。
2028年量产14倍光罩尺寸CoWoS，SoIC将支持N2对N2堆叠
为了支撑庞大的AI计算对于先进封装的需求，台积电将生产全球最大的5.5倍光罩尺寸CoWoS，良率超过98%。未来几年，台积电预计于2028年量产可整合20个HBM（高频宽內存）、14倍光罩尺寸的CoWoS，而大于14倍光罩尺寸且整合24个HBM的版本将于2029年就绪。
在系统级晶圆（SoW）技术上，台积电可将中介层尺寸放大超过40倍光罩尺寸，最多整合64个HBM与16个计算芯片。目前用于逻辑晶粒整合的SoW-P已自2024年起量产，结合HBM的SoW-X预计于2029年就绪。
在3D堆叠技术方面，台积电的SoIC芯片尺寸持续缩小，与2015年推出的2.5D CoWoS芯片相比，SoIC的互连密度提高了56倍，性能提高了5倍。目前，具备6μm键合间距的版本已于2025年量产，并将逐步推进至2028年量产的N2对N2堆叠，以及2029年的A14对A14堆叠（4.5μm间距）。
COUPE光子引擎量产在即
随着AI服务器计算需求的高速增长，数据传输的延迟与功耗成为业界急需克服的关键瓶颈。为突破传统铜线的物理极限，紧凑型通用光子引擎（COUPE）与光电共封装（CPO）技术正成为新世代AI 基础设施的核心解决方案，也成为半导体业界关注的焦点。
据介绍，COUPE技术如果搭载于CPO中，可提供4倍的功耗效率并减少90%延迟；若建构在中介层上，更能达到10倍功耗效率与减少95%延迟的惊人表现。
台积电表示，在典型的AI服务器架构中，计算托盘内的GPU与负责数据分配的交换器（Switch）之间传统上多依赖铜线连接，而交换器与交换器之间则已广泛采用光学传输。为进一步提升整体传输效能，业界积极推动紧凑型光学封装（COP），其核心理念是“尽可能以光学传输取代铜线”，甚至在电路板上最后的几公分也改为采用光学连接。
台积电业务开发组织副总经理袁立本指出，这项技术的核心在于利用SoIC技术，将普通的逻辑芯片（即电子集成电路，EIC）与光学芯片（PIC）进行紧密整合。当光信号进入后，这两种新片会互相协作，将光信号翻译成电信号再输出给核心的GPU。
硅光子封装技术的演进可分为三个重要阶段：
插拔式与电路板层级（On-PCB）：这是2025年的主流与现有方案，光电转换后仍需通过铜线行经较长的电路板与芯片基板，虽然已有进步，但传输距离仍相对较长。
基板层级（On-Substrate）： 2026年下半年的重大进展，是将光学转换元件从电路板移入芯片封装的基板上。仅仅是缩短这段微小的实体距离，就带来了显著的性能跃升。数据显示，在基板上搭载COUPE技术的CPO，可提供传统铜线4倍的功耗效率，并将传输延迟大幅减少高达90%。
中介层层级（On-Interposer）：这是技术发展的下一步，也是提升性能的关键。通过在中介层上使用COUPE技术，将光学元件推得离核心运算单元更近，预计可实现10倍的功耗效率与高达95%的延迟减少。专家解释，下一阶段的传输速率提升，并非来自光学速度本身的改变，而是因为电信号转换后的实体传输距离更贴近逻辑计算核心。
根据台积电的最新研发进度，搭载COUPE技术的全球首个200Gbps微环调变器（MRM）预计将于2026年进入量产。在优异的制程控制下，采用该技术的MRM能实现低于1E-08的极低位元误差率。展望未来，业界将持续扩展技术能力，朝向400Gbps调变器、多波长技术与多列光纤阵列单元发展，终极目标是在2030年实现高达4Tbps/mm的频宽密度。
尽管目前的CPO技术主要仍应用于交换器上的数据沟通，但包括广达等业界专家的“终极梦想”，是能让光信号直接跨越交换器进入GPU。随着3D Fabric等先进封装技术持续推进，未来我们将有望看到高带宽内存（HBM）、逻辑芯片与光学封装在同一架构中完美堆叠，为下一代AI计算奠定无与伦比的硬件基石。
特殊制程：全面满足车用、射频与微型显示需求
在特殊制程方面，台积电车用技术N3A已经通过验证，下一代车用制程N2A预计于2028年第一季通过车规验证。
在非易失性内存方面，台积电12nm RRAM已准备接受客户设计，预计2026年底将通过车用验证；16nm MRAM也已准备好支持车用MCU。
针对显示器，台积电推出了专为OLED和Micro Display设计的16HV平台，相较前代28HV，能为高阶智能手机驱动IC降低35%功耗，并为AI眼镜缩小40%显示面积及降低26%功耗。
台积电业务开发组织副总袁立本指出，智能眼镜等AI边缘设备不只需要先进逻辑制程，也需要高压显示、射频与特殊制程同步升级，以优化关键的显示与功耗问题，对此台积电也有配套的制程与技术服务。
目前，台积电已经推出业界首个鳍式场效晶体管（FinFET）高压平台N16HV，用于可折叠、轻薄OLED与AR眼镜。 相较28nm高压制程，N16HV用于近眼显示引擎背板时，可将芯片面积缩小40%、功耗降低约20%，有助智能眼镜朝更轻薄、更省电、可长时间配戴方向发展。
N4C RF为目前最先进的RF CMOS技术，与N6 RF+相比，可为智能手机与AI驱动智能眼镜等数字密集型RF SoC产品降低39%功耗、缩小33%面积，可大幅优化AI穿戴装置体验。
张晓强指出，AI应用百花齐放，衍生出智能手机、智能眼镜、自动驾驶汽车与人型机器人等终端应用，智能眼镜最具潜力的原因在于，不论AI如何推进，人类与外界互动最有效率的方式仍是“视觉”，未来智能眼镜有机会把数据中心的强大智能，实时带入使用者眼前。
张晓强认为，AI若要真正无所不在，就必须嵌入各类电池供电的边缘装置。 智能眼镜虽仍在起步阶段，但想像空间庞大，未来可透过高速连网与AI运算，把数据中心智慧连结到人类大脑与日常生活场景。不过，智能眼镜要从笨重的护目镜般设计，演进到可日常配戴的轻薄眼镜，仍需要约两个数量级的技术提升，核心关键在于降低功耗。
编辑：芯智讯-浪客剑
