LFSR伪随机序列发生器设计Verilog代码VIVADO仿真

名称：LFSR伪随机序列发生器设计Verilog代码VIVADO仿真

软件：VIVADO

语言：Verilog

代码功能：LFSR伪随机序列发生器

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

部分代码展示:

`timescale 1ns / 1ps
//FSM模块
module FSM(
   input clk,
   input rstn,
   input load_seed,
   input get_random,
   output [3:0] state_out  
    );
reg [3:0] state;  
parameter state_0=4'd0;
parameter state_1=4'd1;
parameter state_2=4'd2;
parameter state_3=4'd3;
parameter state_4=4'd4;
parameter state_5=4'd5;
parameter state_6=4'd6;
parameter state_7=4'd7;
parameter state_8=4'd8;
always@(posedge clk)
if(~rstn)
state<=state_0;
else
case(state)
state_0://shift
if(load_seed==1)
state<=state_1;
else if(get_random==1)

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=960