4位全加器设计Verilog代码VIVADO仿真

名称：4位全加器设计Verilog代码VIVADO仿真

软件：VIVADO

语言：Verilog

代码功能：

4位全加器设计

设计1位全加器，并用该1位全加器设计4位全加器。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. Testbench

5. 仿真图

6. RTL图

7. 综合后原理图

8. 功耗图

9. 资源消耗

10. 最大延迟

1. 工程文件

2. 程序文件

3. 程序编译

4. Testbench

5. 仿真图

6. RTL图

7. 综合后原理图

8. 功耗图

9. 资源消耗

10. 最大延迟

部分代码展示:

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2019/08/18 19:03:26
// Design Name: 
// Module Name: adder_4bit
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////
module adder_4bit(
input [3:0] add_a,
input [3:0] add_b,
input add_cin,
output [3:0] sum_out,
output carryout
    );
wire [3:0] wire_count;
Full_Adder_1bit add1(.A(add_a[0]),.B(add_b[0]),.CarryIn(add_cin) ,.Sum(sum_out[0]),.CarryOut(wire_count[0]));

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=958