多功能数字钟VHDL代码Quartus仿真

名称：多功能数字钟VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

实验要求：

1.五人一组,完成时钟的分十位、分个位、秒十位、秒个位动态显示。

2.数码管动态显示(译码逻辑、动态显示逻辑)。

3.计数器(分的十位、分的个位、秒的十位、秒的个位--取余和取整。

设计报告评分标准：

1.正确完成显示计数功能+认真的报告材料:五人组中(1人优秀+4人良好)

2.不能完成显示计数功能+认真的报告材料:五人组中(2人良好+3人中等)

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. 管脚分配

部分代码展示:

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CTR_4 IS
PORT(
CLK:IN STD_LOGIC;
Y:OUT STD_LOGIC_VECTOR(1 DOWNTO 0));
END CTR_4;
ARCHITECTURE ONE OF CTR_4 IS
SIGNAL Q:STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
IF Q="11" THEN
Q<="00";
ELSE Q<=Q+1;
END IF;
END IF;
Y<=Q;
END PROCESS;
END ONE;

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=535