随着芯片工艺尺寸的不断降低,各种新技术、问题和不确定性随之而生。

 

当代工厂的优胜者们开始将他们最新的 5 纳米工艺推进到量产阶段并着手 3 纳米技术的研发时,在于一旁看的眼花缭乱的吃瓜群众们的心中,一个最大的疑问油然而生:3 纳米以后会发生什么?

 

现在,台积电在 2 纳米工艺上的工作正在有序开展,但是这里面挑战众多,不确定性也越来越高。分析师表示,由于种种技术问题和突如其来的新冠病毒大流行的拖累,目前有迹象表明,台积电将其 3 纳米工艺的生产技术推迟了几个月。很显然,COVID-19 减缓了头部代工厂们气势如虹的发展势头,同时也影响了 IC 行业的销售。

 

放眼未来,IC 销售的放缓可能会拖累 3 纳米及以下节点工艺路线图的进展。但是至少现在,半导体产业的发展并没有多大的阻力。你可以看到,一众代工厂和存储器制造商的生产线依然在隆隆运转,保持着较高的产能利用率。

 

同时,代工厂及其客户们依然在雄心勃勃地开发 3 纳米和 2 纳米技术,按照目前路线图,这些工艺将分别于 2022 年和 2024 年正式投产。1 纳米及以下的工艺的工作也在进行,不过现在谈这个还为时尚早。

 

从 3 纳米开始,业界希望可以从当前的 FinFET 晶体管转换到环绕式闸极 FET 上。在 2 纳米(或许更小工艺尺寸)工艺下,业界正在研究当前最新版本的环绕式全栅 FET。

 

在这些工艺节点上,芯片制造商们可能会需要新设备的支持,比如下一代超紫外线光刻技术(EUV)。另外,新的沉积、蚀刻和检测 / 度量技术的研发工作也在同步进行中。

 

不消说,在这么小的工艺节点上,设计和制造成本都是个天文数字。 根据 IBS 的数据,3 纳米芯片的设计成本为 6.5 亿美元,而 5 纳米器件的设计成本为 4.363 亿美元,7 纳米芯片的设计成本为 2.223 亿美元。 至于 3 纳米往下,现在还很难预测其设计成本会达到怎样一个恐怖的数字。

 

当然,并非所有的设计都需要这么高级的制造工艺。实际上,先进工艺芯片设计成本的上升正在倒逼业界许多设计人员探索其它选项,比如先进封装技术。获得芯片工艺尺寸缩减带来的好处的一种替代性方法是将多个芯片放入单个封装中。

 

本文将探索 3 纳米及以下工艺节点所涉及的下一代晶体管、晶圆厂工具、材料、封装和光子学等领域的先进技术。

 

新型晶体管和材料


晶体管是芯片的关键构建模块之一,它用于在器件中提供开关功能。数十年来,市场上最先进的芯片一直是基于平面晶体管工艺的器件。

 

当制造工艺下探到 20 纳米时,平面晶体管工艺触碰到了天花板。为了继续前进,英特尔于 2011 年开始在其 22 纳米工艺上转向 FinFET,之后代工厂纷纷在 16/14 纳米的关口转向 FinFET。在 FinFET 中,电流的控制是通过在‘鳍’三个侧面每个侧面中加一个栅极来实现的。

 

在 FinFET 的帮助下,芯片制造商继续行进在芯片工艺缩减的路上。但是,当鳍片的宽度下降到 5 纳米时,FinFET 就有些难以为继了,人们普遍预测,FinFET 可能会在 3 纳米左右时失效。因此,在 3 纳米以下,这些代工厂希望在 2022 年迁移到称为纳米片 FET 的下一代晶体管上。从技术上看,纳米片 FET 属于所谓的全栅 FET。

 

纳米片 FET 是 FinFET 的升级。它一面是 FinFET,四周环绕着包裹着它的栅极。纳米片 FET 将在 3 纳米工艺上服役,而且可能会继续延伸至 2nm 或以下节点中。

 


图 1:平面晶体管、FinFET 与纳米片 FET。 图片来源:三星

 

除了纳米片 FET,还有一些属于“全栅”类的其它技术选项。比如,Imec 正在开发用于 2 纳米工艺的 Forksheet FET。 在 Forksheet FET 中,nFET 和 pFET 都集成在同一个结构中,通过介电壁将 nFET 和 pFET 分开。这种方式与现在的全栅 FET 不同,因为现有全栅 FET 的 nFET 和 pFET 使用不同的器件。

 

Forksheet FET 可以实现更紧密的 n 到 p 间距,并缩小面积。Imec 的 2 纳米 Forksheet 接触栅间距(CPP)为 42 纳米,金属间距为 16 纳米。相比之下,纳米片的 CPP 为 45 纳米,金属间距为 30 纳米。

 

还有一类全栅式技术叫互补性 FET(CFET),它也是面向 2 纳米及以下工艺节点的备选方案。CFET 由两个单独的纳米线 FET(p 型和 n 型)组成,其中,p 型纳米线 FET 堆叠在 n 型纳米线 FET 的顶部。

 

Imec 的董事 Julien Ryckaert 在最近的一篇论文中表示,“CFET 的概念是将 nFET'折叠'在 pFET 器件上,这消除了 n-p 分离的瓶颈,并因此将单元有效面积减小了两倍。”

 

CFET 前景广阔。Lam Research / Coventor 的计算产品分析副总裁戴维·弗里德(David Fried)表示:“当人们关注全栅技术,特别是堆叠的互补纳米线(CFET)和类似技术时,他们将发现,这些使能技术使得逻辑器件工艺朝着 3 纳米、2 纳米和 1 纳米前进成为可能。现在人们正在评估这些堆叠纳米线技术的路线和边界,同时在研究从当前工艺过渡到此类技术的步骤。这就是人们认为在 3 纳米以下可能有效的技术选项,我不知道是不是有人在定义 3 纳米以下的节点,但是这些技术确实有可能将芯片工艺推进到 3 纳米及以下的空间内。”

 

但是,CFET 及其相关的晶体管技术也存在一些挑战。 “问题出在发热处理上,” TEL 的高级技术专家 Jeffrey Smith 说。 “为了散热,您需要放进去很多金属。 因此,您需要确定 CFET 的触点和互连之间所需的势垒金属的最大热极限。”

 

总而言之,CFET 的开发还需要时间,这不仅是因为在这个领域没有多少可以借鉴的知识,还因为确实存在很多问题需要解决。IBS 首席执行官汉德尔·琼斯(Handel Jones)说:“ CFET 很有前途,但是它现在还处于萌芽初期。这里有一个大问题是,即使增强了栅极结构,我们也需要增强 MOL 和 BEOL。 否则,性能的提升将受到限制。”

 

2 纳米 /1 纳米芯片的制造带来了许多新问题,而且,在各种不同阶段都需要新的技术和设备。这些需求在制造过程中使用的薄膜上面非常明显。

 

Brewer Science 公司技术研究员 James Lamb 说:“当您开始旋转涂盖沉积厚度小于 5 纳米的层时,您会容易受到表面能的细微变化的影响。这种细微变化可能来自于您的基材,也可能来自于您的材料。因此,您需要在湿化、被涂基材表面和涂盖材料上都做到完美无误,确保没有任何缺陷。沉积层足够薄,所以界面动力学在这里主导着薄膜形成的过程,它非常容易受到细微变化的影响。”

 

再换一个角度来看,一个 1 纳米的膜的厚度为 5 到 8 个原子的厚度。这些膜的厚度大部分介于 30-40 个原子厚度范围内。

 

Lamb 说:“将被涂表面放下、湿化,并使材料粘附到该表面上是一个很大的挑战。这里的关键因素是材料的清洁度。如果基材上有任何变化,那么将会出现厚度异常或局部的厚度变化。”

 

新型 EUV 扫描仪


光刻技术是在芯片上构图微细特征的技术,有助于实现芯片工艺尺寸的缩减。 在 3 纳米及以下的工艺中,芯片制造商可能将需要一种被称为高数值孔径 EUV(high-NA EUV)的新一代 EUV 光刻技术。

 

当前 EUV 技术的下一代即上述高数值孔径 EUV 技术仍然在研发阶段。它直接面向 3 纳米及以下工艺,预计将于 2023 年问世,这种庞大的工具既复杂又昂贵。

 

EUV 的重要性有若干原因的背书。多年来,芯片制造商一直在晶圆厂中使用基于光学技术的 193nm 光刻扫描仪。借助于多重图案技术,芯片制造商已将 193nm 光刻技术的使用范围扩展到了 10 纳米 /7 纳米。但是到了 5 纳米工艺时,当前的光刻技术就力有不逮了。

 

而 5 纳米及以下正是 EUV 的用武之地。EUV 可以帮助芯片制造商在 7 纳米及以下的工艺中图案化最难做的特征。D2S 首席执行官 Aki Fujimura 表示:“在 13.5 纳米的波长下使用 EUV,应该可以使图案化更轻松、更可行。”

 

但是,一直以来,EUV 技术都很难开发。不过,ASML 取得了突破,它现在正在交付其最新的 EUV 扫描仪。该系统使用 13.5 纳米波长和 0.33 数值孔径透镜,可以实现 13 纳米的分辨率,每小时处理 170 个晶圆。

 

芯片制造商正在在 7 纳米工艺中使用基于 EUV 的单一构图方法构图微小的特征。单图案 EUV 可以处理的间距可以下探到大约 30-28 纳米。 除此之外,芯片制造商还需要 EUV 双图案化,这是一个困难的过程。

 

“即便我们可以在 EUV 上应用多重图案化技术,图案对齐也会非常困难。” Brewer Science 的高级技术专家 Doug Guerrero 说。

 

如果能够证明具备成本效益,那么,在 5/3 纳米及以下,双重图案化 EUV 依然是一个可选的选项。但是,为了获取更大的投资回报,芯片制造商希望使用高数值孔径的 EUV,这样他们就可以继续使用更加简单的单构图方案。

 

但是,高数值孔径 EUV 扫描仪非常复杂。该系统的分辨率低至 8 纳米,同时配备 0.55 数值孔径的透镜。这样高的数值孔径意味着需要使用变形镜头,而不是传统的镜头设计。在扫描模式下,该变形镜头支持 8 倍放大,同时在另一个方向上支持 4 倍放大。这样便将面积缩小了一半。因此,在某些情况下,芯片制造商会在两个不同的掩模上处理芯片。 然后,将掩模结合在一起并印刷在晶片上,同样的,这也是一个复杂的过程。

 

除此之外,还有一些其它的问题。比如现在没有可用于高数值孔径的抗蚀剂。幸运的是,现有的 EUV 掩模工具足以用于 3 纳米工艺。

 

但是,该行业可能需要使用新材料的 EUV 掩膜板。 反过来,这需要更快的掩模板离子束沉积(IBD)工具。 Veeco 产品营销总监 Meng Lee 说:“我们正在与主要客户积极合作,在我们的 IBD 系统设计中发布一些先进的功能,这些功能将解决 3 纳米及以下工艺的问题。”

 

总的来说,要实现高数值孔径还需要解决数项挑战。Stifel Nicolaus 分析师帕特里克·霍(Patrick Ho)表示:“高数值孔径的 EUV 尚需数年才能实现。 ASML 可能会在 2021 年开始提供 beta 系统。但是,正如半导体行业应用 EUV 的历程所告诉我们的那样,beta 系统并不意味着大批量生产就在眼前。”

 

分子级处理


今天的芯片都是使用各种原子级的处理工具生产的。 有一种叫做原子层沉积(ALD)的技术,它一次沉积一层材料。

 

和 ALD 相关的还有一项叫原子层蚀刻(ALE)的技术,它可以在原子级别上清除掉目标材料。ALD 和 ALE 技术均可以用于逻辑器件和内存器件。


半导体业目前还在为 3 纳米以下的节点开发更先进的 ALD 和 ALE 技术。比如区域选择性沉积,一种先进的自对准构图技术。选择性沉积结合了新型化学手段与原子层沉积(ALD)或分子层沉积(MLD)工具,可以在精确的位置上沉积材料和薄膜。从理论上讲,选择性沉积可用于在器件的金属上沉积金属,电介质上沉积电介质。

 

选择性沉积可以减少光刻和蚀刻步骤,不过,由于存在一系列挑战,目前该技术仍处于研发阶段。

 

即将出现的另一项技术是分子层蚀刻(MLE)。 阿贡国家实验室的主要材料科学家 Angel Yanguas-Gil 表示:“原子层蚀刻早在 1990 年代就诞生了,它是基于等离子体的,但是由于涉及到各向同性原子层蚀刻的无机材料已经有了长足的进步,所以今天发展了更先进的分子层蚀刻,以利用有机 / 无机杂化材料。对于半导体行业来说,它提供了一种降低各向同性材料使用量的方法,这些材料可以进一步用作光刻的掩模。”

 

对于在低个位数纳米节点上开发的芯片,器件的选择性增长和去除特定材料都是很大的问题。因此,可以通过某种蚀刻技术消除出现在芯片中的异常现象,但是在这么小的几何尺寸上,晶圆上残留的任何材料都有可能引起其他问题,比如掩膜孔洞堵塞。

 

Yangaus-Gil 说:“业界一直将嵌段共聚物(block copolymers)视为生产这些紧密图案化表面的一种方式。当采用嵌段共聚物方法时,您会得到非常漂亮的线条,但是它们很粗糙。这种方案的探索依赖于原子层沉积前驱体。业界现在还没有证明是否可以有选择地生长掩膜。但是,如果您不得不押注下一步的发展,嵌段共聚物可能是一个正确的方向。”

 

过去,因为无机材料比有机材料更致密、更薄,所以几乎所有的商业努力都集中在无机材料上。但是现在,随着越来越多的有机材料进入到制造工艺中,事情变得越来越复杂了。

 

Yangaus-Gil 说:“您需要在各向同性性与掩模剥离所需的饱和度之间权衡取舍,即使掩膜材料的密度较低,在这个工艺中也需要较高的厚度。使用分子级蚀刻,我们可以从掩膜表面剥离出特定的键合区。您需要牢记的是各个层的顺序如何,以及这个排序如何影响您在分子级蚀刻过程中接触目标对象的能力。”

 

工艺控制上的挑战


检测和度量也很重要。检测是指使用各种系统查找芯片中的缺陷,而度量则是一种测量结构的艺术。

 

检测手段分为两类:光学和电子束。光学检测工具速度很快,但是在分辨率上存在一些限制。电子束检测系统分辨率更高,但是速度较慢。

 

因此,为了结合两者的优点,业界一直在开发多光束 / 电子束检测系统,从理论上讲,它可以以较高的速度实现较高的分辨率,从而找到最难发现的缺陷。

 

ASML 已经开发了一种带 9 个光束的电子束检查工具。但是,芯片制造商希望使用具有更多光束的工具来加快检测过程。目前尚不清楚半导体行业是否会发布这些工具,而且,这项技术现在仍然面临许多挑战。

 

度量技术也面临一些挑战。如今,芯片制造商使用各种系统来测量芯片内的结构,例如微距量测扫描式电子显微镜(CD-SEM)、光学关键尺寸测量(OCD)。在这两种方案中,CD-SEM 进行的是自上而下的测量,而 OCD 系统则使用偏振光来表征结构。

 

十年前,许多人认为 CD-SEM 和 OCD 技术会走上绝路,因此,半导体设备行业加快了几种新型度量技术的开发,其中包括称为临界尺寸小角 X 射线散射(CD-SAXS)的 X 射线计量技术。CD-SAXS 使用小光束尺寸的可变角度透射散射,来提供测量结果。 X 射线的波长小于 0.1 纳米。


这是一种非破坏性的技术。 NIST 的材料工程师约瑟夫·克莱恩(Joseph Kline)说:“从概念上讲,CD-SAXS 是一种非常简单的测量技术。一个 X 射线源发出一束聚焦的 X 射线束,穿过具有周期性纳米结构的样品,用一个 X 射线照相机拍摄散射的 X 射线图像,然后针对一系列入射角重复进行测量。单晶散射导致测量结果具有周期性,就像蛋白质晶体的特性一样。然后,可以反向求解散射图案,以获得周期性结构的电子密度分布的平均形状。散射计算是一种傅立叶变换,因此,对大多数结构而言,计算过程都很容易。 CD-SAXS 可以解决临界尺寸中的无序以及层之间电子密度的差异(这可能与组成有关)。与常规的 OCD 技术相比,CD-SAXS 的主要优点在于,由于光学常数是原子性质,与大小无关,小波长可提供更高的分辨率,并且避免了 OCD 所具有的许多参数相关性问题,另外,其计算也简单得多。 CD-SAXS 还可以测量掩埋结构和不透光层。”

 

多年来,一些组织已经证明了 CD-SAXS 的良好前景。但是,在某些情况下,X 射线是由研发机构中的大型同步加速器存储环产生的,并没有走到实用化阶段。

 

显然,对于晶圆厂来说,这些探索都不切实际。晶圆厂需要的 CD-SAXS 工具要使用小巧的 X 射线源。目前有几家公司出售 CD-SAXS 工具,主要用于研发而非生产。 英特尔、三星、台积电和其他公司的实验室中都有 CD-SAXS 工具。

 

面向晶圆厂的 CD-SAXS 工具的主要问题在于 X 射线源功率有限且速度慢,这会影响吞吐能力。“CD-SAXS 为您提供了芯片内部的惊人轮廓。因为它能穿透基材,所以可以看到不同材料层。” VLSI Research 首席执行官 Dan Hutcheson 说道。 “这是一种类似于光学散射法的散射技术,但是它现在的速度很慢。”

 

除了吞吐能力,成本也是一个问题。“和单纯的光学设备相比,它的价格可能要贵 5 倍或 10 倍。” VLSI Research 总裁 Risto Puhakka 表示。

 

因此,在一段时间内,至少在逻辑器件上,芯片制造商可能不会将 CD-SAXS 部署在其在线监测工艺中。Puhakka 说:“我们预测,CD-SAXS 在逻辑器件上的商用还需要五年。”

 

不过,CD-SAXS 在内存器件上取得了进展。如今,在研发阶段,内存制造商正在使用该技术来表征硬掩模和高纵横比结构。

 

“内存的结构很深,分散性很好,因此每个点的检测时间可以按照一个清晰的路线图降低到一分钟甚至更低,”Bruker 公司产品管理总监 Paul Ryan 说。 “而对于逻辑器件而言,这项技术依然处于概念阶段,进入实用阶段时,估计 X 射线的强度将是一个主要的挑战。”

 

幸运的是,CD-SEM 和(OCD)的适用范围的扩展超出了之前的想象,到今天依然可以使用。 还可以使用其他 X 射线计量类型。 但是显然,它们不会永远扩展下去。

 

封装技术的演变


IC 工艺尺寸的缩减是推升芯片性能的传统方法,它是在更低的工艺尺寸上实现相同的芯片功能,然后将功能模块封装到单片式的芯片中。但是,如前所述,先进工艺节点上的芯片设计成本对很多公司都越来越无法承受,而且每一代提供的性能和功耗优势在不断缩小。

 

“从经济性的角度来看,现在还剩下多少公司可以负担得起先进工艺的价格?这样的公司越来越少了。”联华电子业务管理副总裁 Walter Ng 说。“当然,在性能要求非常非常高的市场上总会有对先进工艺的需求。但是在整个半导体供应链中,先锋队和其它公司的鸿沟正在逐渐形成。头部公司需要 7 纳米、5 纳米,有朝一日甚至还需要 3 纳米,但是,其它所有公司都放慢了追逐最先进工艺的脚步。”

 

所以,虽然更先进的工艺仍然是催生新设计的强大手段,但是越来越多的公司却转向了先进封装的性能提升路线。其中,小芯片(Chiplets)是异构集成的另一种形式。

 

由于以下若干原因,通过先进封装提升芯片性能正变得越来越可行。比如,在芯片面积至关重要的应用(特别是 AI 应用)中,芯片的速度取决于高度冗余的处理元件和加速器阵列,而新工艺能提供的最大好处体现在体系架构的改变和软硬件协同设计上。对于一个信号而言,从一颗大芯片一端传输到另一端所需的时间,要比使用高速接口垂直传输到另一个裸片上花费的时间更长。

 

正是基于这种原理,封装公司和代工厂正在改善器件之间的链接性能,并提高封装本身的密度,以进一步提高封装芯片的速度。

 

在这方面,台积电通过将小芯片嵌入在前端(FEOL)实现了性能提升。它还计划在 SoIC 中使用先进的混合键合技术。

 

台积电的方案比使用当下正在使用的硅基内插器连接芯片还要快得多。不过,硅基内插器可以在封装内和封装之间传导光子,从而扩大了它的使用范围。

 

ASE 业务发展高级副总裁 Rich Rice 说:“你看看现在服务器农场中东西向传输的光纤,已经看不到底板了,现在的光纤传输并不经过模块的转接,而是直接到达服务器,最后到达交换机。光纤仍然有很大的发展空间,业界的公司正在尝试最新的技术,这将加速光子学的应用。未来的服务器间光纤传输将会具有更多的带宽,而且会出现更多高容量的解决方案,同时它也会变得更便宜。”

 

和铜线相比,光发送信号所消耗的功率更低。Rice 说:“这将是未来芯片间传输的一种方向,已经有一些公司在研究可传输光信号的内插器。届时,和芯片本身的接口只需要解决将光信号输入到封装侧的问题。”

 

当然,在芯片中使用光信号比说起来要难多了。光信号将随着芯片的温升而产生漂移,因此需要校准滤波器以解决漂移问题。另外,波导结构的粗糙也会中断光的传输。不过,光信号集成封装的研发已经上路,并非遥不可及。

 

先进封装技术还具备其它优势。比如,可以在任何理想的工艺节点上开发模拟电路,而且已经设计出来的模拟电路可以重复使用,而不用担心需要缩小模拟芯片的尺寸。

 

另外,功率半导体器件的封装技术也取得了长足进步。比如,在碳化硅上,供应商实现了将基于碳化硅的 MOSFET 和其它组件集成进单个功率模块中。和硅相比,碳化硅的击穿电场更高,热导率也更高。

 


图 2:碳化硅 MOSFET 图片来源:科锐

 

“我们正在和其它公司一起研究如何优化这个功率模块,以充分发挥碳化硅的优势。你必须清楚你对功率模块做了什么。”科锐公司 CTO John Palmour 在最近的一次采访中说。 “与硅相比,碳化硅的开关切换速度更快。要真正提高性能,您需要在封装上做很多事情。换句话说,如果您将硅基功率模块的设计方案直接套用过来,你只能发挥碳化硅一半性能优势。”


结论


向 3 纳米的迁移必将发生,只是可能比预期的时间更长而已。这个结论同样适用于 2 纳米。

 

再往下,目前还说不清楚 1 纳米时会发生什么。可能必须使用 CFET,此外,芯片工艺尺寸的缩减可能就此止步,或者只有很小一部分超高性能、高度专用的芯片或者需要极高密度的小芯片才会用到更先进的工艺。

 

但是,在短期内,由于没有一种技术可以满足所有应用的需求,所以很多技术都有其发展的空间。