verilog

• 学习SystemVerilog第5天：双向端口应该定义为logic or wire

  本文介绍了在SystemVerilog中双向端口（inout）应被定义为wire而非logic的原因。通过实例验证，在实际综合和实现过程中，使用wire定义双向端口不会引发错误。然而，在仿真阶段，如果端口类型为logic，则会产生错误提示。因此，虽然资料中常建议双向端口应定义为wire，但这主要适用于仿真环境，而不是设计阶段。

  郝旭帅电子设计团队

  123

  06/24 08:04

  verilog
• 海思verilog编程规范

  本文介绍了海思Verilog编程规范，主要内容包括标准的文件头、模块格式、排版、信号命名风格、表达式书写和语句书写。这些规范有助于提高代码的可读性和一致性，方便团队协作和维护。

  芯之路

  360

  06/22 10:57

  verilog Verilog编程
• 学习SystemVerilog第4天：数组的赋值

  本文介绍了在Verilog和SystemVerilog中数组赋值的区别。Verilog中数组只能逐个赋值，而SystemVerilog允许通过位拼接方式赋值。例如，在SystemVerilog中，`8'b11`会被分配到`mem_data[3]`中。文章还提到，部分内容来源网络，若有侵权请联系作者。

  郝旭帅电子设计团队

  157

  06/16 07:44

  verilog
• CPU处理器实验设计Verilog Vivado

  本设计实现了一个基础CPU处理器实验系统，使用Verilog编写并在Vivado工程中组织。系统围绕简化指令执行流程搭建，包括程序计数、指令读取、操作码译码、寄存器堆访问和算术逻辑运算等环节。该工程适合用于计算机组成原理、CPU数据通路、Verilog模块化设计和Vivado仿真实验。通过顶层输出信号可以直观看到PC变化、指令内容、寄存器地址选择、寄存器读数据以及运算结果，对于理解简单CPU的取指、译码、执行和写回过程具有较好的参考价值。

  FPGA代码设计学习资料

  305

  06/16 07:27

  verilog CPU
• UART串口控制12路IO输出Verilog Vivado

  本设计实现了一个基于 UART 串口接收的多路 IO 控制模块，使用 Verilog 在 Vivado 中编写。系统通过串口输入 16 位控制数据，驱动 12 路输出口。设计采用两步接收机制组装控制字，并将其映射到 12 路输出。模块结构清晰，适合快速搭建可下载验证的 IO 控制原型。

  FPGA代码设计学习资料

  81

  06/16 07:27

  verilog vivado
• 学习SystemVerilog第3天：枚举类型

  本文介绍了使用SystemVerilog中的枚举类型来改进状态机设计。通过枚举类型，可以将状态名从数值转换为更易理解的字符串，例如S0、S1等，从而提高代码的可读性和可维护性。文中展示了如何在Verilog中实现这一功能，并提供了相关的代码示例和仿真结果。这种方法不仅简化了状态机的编写过程，还使得调试更加直观方便。 关键词：SystemVerilog，枚举类型，状态机，代码可读性，仿真。

  郝旭帅电子设计团队

  228

  06/12 08:50

  verilog 状态机
• 学习SystemVerilog第2天

  郝旭帅电子设计团队公众号定期发布技术资料和软件，本文介绍使用SystemVerilog设计一秒高一秒低信号输出的方法，并对比了Verilog和SystemVerilog在定义信号和设计时序逻辑方面的差异。

  郝旭帅电子设计团队

  198

  06/11 08:39

  verilog
• 学习SystemVerilog第一天

  本文介绍了如何从已有Verilog基础开始学习SystemVerilog。重点展示了如何使用SystemVerilog设计一个简单的二输入与门，并对比了Verilog与SystemVerilog在端口类型定义上的差异。文章还指出，在SystemVerilog中，推荐使用logic类型作为端口，默认由综合器推算具体类型。此外，文中提及了一些资源来源并声明若有侵权请联系作者。

  郝旭帅电子设计团队

  176

  06/09 09:50

  verilog
• 数字时钟FPGA设计Verilog Vivado

  一款基于FPGA的数字时钟系统，使用Verilog语言在Vivado环境下设计并实现。该系统能够显示小时、分钟、秒钟，并支持手动设置时间。系统包括分频、计时、按键消抖、数码管显示和PWM输出等功能模块。设计适用于FPGA数字系统课程设计和实验，具有清晰的模块结构和易于扩展的特点。

  FPGA代码设计学习资料

  460

  06/08 10:45

  verilog vivado
• 流水灯FPGA设计Verilog Vivado

  一款基于Verilog和Vivado的流水灯FPGA设计，实现了8位LED流水灯控制。设计采用模块化结构，包括分频模块和LED控制器，支持自定义流水速度。附带详细文档和仿真结果，适用于FPGA入门和教学。

  FPGA代码设计学习资料

  279

  06/08 08:45

  verilog vivado
• 病房呼叫显示控制 FPGA 设计 Verilog ISE

  本文档详细介绍了一款基于Verilog的FPGA病房呼叫显示控制系统的设计，适用于病房按键呼叫、待处理状态指示和病房号数码管显示。系统包含5路按键输入、LED指示和七段数码管显示，通过控制模块和显示模块实现呼叫管理和状态显示。设计文档提供了完整的工程文件、程序文件、编译结果和仿真图，支持学习和仿真实验。

  FPGA代码设计学习资料

  238

  06/08 08:45

  FPGA verilog
• 出租车计费系统FPGA设计Verilog Quartus

  这是一个基于FPGA的出租车计费系统的设计，使用Verilog语言在Quartus环境下完成。系统通过启动信号开始计费，通过停止信号结束计费过程，并使用运行指示灯表示车辆处于行驶/计费状态。计费过程中，系统内部产生公里使能信号，用于推动里程累计和费用计算；当前里程与计费金额通过数码管进行显示。顶层接口包含时钟、复位、启动、停止、LED指示和数码管控制信号，便于在FPGA开发板上完成完整的输入控制与显示验证。

  FPGA代码设计学习资料

  215

  06/08 08:45

  FPGA verilog

  
• 自动售票机FPGA设计Verilog Quartus

  自动售票机FPGA设计Verilog代码工程源码下载，使用Quartus开发，支持1元、5元、10元投币和1元至4元票价选择。系统具备购票判断、找零、LED指示等功能，适用于FPGA课程设计和状态机控制项目。

  FPGA代码设计学习资料

  463

  06/01 16:33

  verilog FPGA设计
• 电子万年历FPGA 设计 Verilog Quartus

  一款基于FPGA的电子万年历系统，使用Verilog语言编写，适用于数字系统设计和Verilog时序逻辑学习。系统支持日期和时间显示切换，具备手动调整功能并附有详细的设计文档和仿真图。

  FPGA代码设计学习资料

  551

  06/01 08:25

  verilog 万年历电路
• FPGA入门 | Verilog到底是干什么的?

  扫码了解 FPGA 新班详情 芯火平台作为国家级集成电路人才培养基地，拥有高质量的授课师资、完善的课程内容体系、丰富的工程项目实践、95%以上的综合就业率，全面涵盖了理论讲解+岗位专业技能讲授+企业级项目实训+就业服务。

  芯火平台

  403

  05/28 13:32

  verilog

  
• Verilog generate for：空间展开而非时间循环

  Verilog中的`generate`语句并非简单的循环执行，而是空间上的并行展开。它不同于C语言中的`for`循环，后者是时间维度上的迭代执行。Verilog中的`generate`语句在综合阶段会被工具解析为物理电路的并行实例化，而非时间上的迭代执行。因此，理解`generate`的关键在于建立一种空间思维，即它不是时间轴上的迭代执行，而是物理电路在硅片上的并行展开。

  小灰灰的FPGA

  493

  05/27 13:05

  verilog
• 用modelsim的gui方式对verilog进行仿真

  本文介绍了使用modelsim GUI进行Verilog仿真的一系列步骤，从新建项目到添加文件、编译、仿真和分析波形，详细展示了整个过程。

  郝旭帅电子设计团队

  841

  03/25 13:38

  verilog ModelSim

  
• 浅析几个Verilog开源项目

  在数字芯片设计领域，Verilog作为硬件描述语言的代表，正通过开源项目的力量，推动着一场深刻的变革。本文将带您了解几个关键的Verilog开源项目，探讨它们如何改变工程师的学习和开发方式，分享一点自己的看法。

  ZYNQ 公众号

  1307

  01/20 10:23

  verilog 数字芯片
• 抢答器计时计分与显示控制 Verilog QuartusII

  本项目使用Verilog语言在Quartus II环境下实现了五路抢答器的功能。系统包括五个按键用于抢答，倒计时结束后判断第一个按键为有效抢答，并点亮相应指示灯。同时具备答题计时与分数加减控制，最终通过数码管显示当前状态和分数。主要模块包括消抖、状态机、计时、计分和显示模块。仿真结果显示系统运行正常，满足预期功能需求。

  FPGA代码设计学习资料

  726

  01/19 11:41

  verilog 抢答器
• 自动售货机控制与倒计时显示 Verilog QuartusII

  自动售货机控制与倒计时显示Verilog QuartusII项目实现了简化版自动售货机逻辑，包含6个数码管显示商品数量、6个按键选择商品、倒计时及付款机制等功能。代码采用状态机和计时器结构，支持库存管理和交易过程中的各种状态转换。

  FPGA代码设计学习资料

  572

  01/19 11:02

  verilog Quartus II

正在努力加载...