学习SystemVerilog第一天

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本篇主要是学习SystemVerilog第一天

学习说明：基于已经有verilog基础来进行学习；如若对于verilog不熟悉，建议先学习verilog。

利用verilog设计一个二输入的与门代码（组合逻辑实现）如下：

利用sv设计一个二输入的与门代码如下：

分析变化：

1. verilog中的端口类型有reg、wire，需要根据在设计中的情况，来确定使用哪一种；sv中的端口类型可以直接使用logic类型（虽然不是所有的都可以，但是第一天的话，先这样哈），综合器会自动推算使用哪一种；

wire 和 reg 在 SystemVerilog 中仍然有效，但新设计推荐拥抱 logic。

2. verilog中设计组合逻辑时，可以使用always @ * 来设计；在sv中，设计组合逻辑时，需要利用always_comb来替代。

assign语句在verilog和sv都是可以使用的。

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