海思verilog编程规范

一、 RTL CODE 规范

1.标准的文件头

在每一个版块的开头一定要使用统一的文件头，其中包括作者名，模块名，创建日期，概要，更改记录，版权等必要信息。

统一使用以下的文件头：

2. 标准的 module 格式 (module 整体结构)

对于模块的书写采用统一的格式便于项目内部成员的理解和维护，我们用批处理建立了一个 MODULE 模块，其内容解释如下：

3.一致的排版

4. 一致的信号命名风格

简洁，清晰，有效是基本的信号命名规则，详见命名规范。

5.统一的表达式书写

A. 括号的使用

如果一个表达式的分组情况不是很明显时，加上括号有助于理解。

例如下面的代码加上括号就清晰很多。

if （&a==1’b1&&!flag==1’b1 || b==1’b1）

6.统一的语句书写――条件判断结构书写方式

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