含嵌入式闪存（eFlash）IP的Chiplet技术

本文重点分析关于 “含嵌入式闪存（eFlash）IP 的芯粒（Chiplet）” 的报告，核心围绕 SST SuperFlash® 技术、芯粒实现方案及应用展开。

一、SST SuperFlash技术基础与市场地位

市场领先性：全球前 10 大微控制器（MCU）厂商 100% 采用 SST SuperFlash® 技术，头部客户包括 NXP（17.3% 市场份额）、瑞萨（16.8%）、意法半导体（15.4%）等；累计出货超 2000 亿颗搭载该技术的设备，当前年出货量超 150 亿颗，是嵌入式闪存领域的头部供应商。

技术迭代历程：自 1989 年 SST 成立以来，SuperFlash® 已发展 4 代，均保持一致的擦除 / 编程（E/P）机制与可靠性优势，且各代均实现长期量产：

ESF1：非自对准单元，选择栅兼作擦除栅，量产超 30 年；ESF2：自对准单元，选择栅兼作擦除栅，量产超 20 年；ESF3：自对准单元，具备独立选择栅、耦合栅与擦除栅，量产超 16 年；ESF4：自对准单元，具备独立选择栅与擦除栅，28nm 车规级已通过认证并进入风险量产。

技术 roadmap：ESF3/4 先进制程：ESF3-28 Poly/SiON、ESF3/4-28 HKMG 已量产，ESF3-40 Gen2、ESF3-22 HKMG 处于研发 / 认证阶段；ESF BCD（BCD 是模拟、数字、功率电路集成技术）：130nm 30V/40V-120V/85V、55nm 30V/16-120V、65/40nm 24-120V 已量产，28nm 24V-120V 处于研发 / 认证阶段，覆盖高压应用场景。

二、SuperFlash® 芯粒（Chiplet）技术方案

2.5D RDL扇出封装：利用重分布层（RDL）实现芯片扇出，支持芯片间互连（均含有源器件），可实现近单片集成，适用于移动、5G 等小尺寸需求场景，已量产多年，参考索尼 CMOS 图像传感器、AMD VCache 技术；

3D 混合键合（HB）：包括面对面（Face-to-Face）和面对背（Face-to-Back）集成，如 40nm ESF3 晶圆与 14nm 逻辑晶圆键合；

关键参数包括：CMOS 逻辑采用 16nm FinFET 工艺、供电 0.8V/1.8V，ESF3 闪存容量 128kX144、擦除时间最大 20ms，晶圆尺寸 7.01mm×7.01mm，可实现高集成度与高性能。

技术目标：拓展 ESF3 技术集成扩展性，适配先进逻辑制程，定义芯粒集成方法、建立先进节点设计流程；

核心参数：支持 500 个连接点、200MHz 速度、16Mb 容量，芯片间边缘距离 0.2mm，采用 2 层 RDL（RDL1 传信号、RDL2 供电源 / 接地），无封装基板（节省成本，适配 600mm 面板工艺），封装尺寸仅 2.9×2.7mm；

互连性能：RDL 线长 1-3mm，在 ESF3-28nm（0.9V 标称电压）与 28nm MCU 间，无需 SERDES 或 PHY 模块即可直接连接，最差工况（ssg_0.81V/-40℃）下传播延迟可控。