【光电共封CPO】先进封装才是开启全硅光网络的“金钥匙”

【湾芯展推荐】本文涉及的相关厂商：TSMC、IBM、Intel、TFC、Lumentum、Fabrinet、ASE、Accelink

互联和封装的演进

大模型万亿参数时代对于算力的需求呈现指数级增长，算力集群的互联变成全球科技资本与先进半导体技术的“风暴中心”，互联正经历着一场从“电”向“光”的深刻变革。为了解决信号衰减、能耗墙以及带宽密度瓶颈，互联模式从传统的铜缆，演进到光模块（Pluggable），再到NPO（近端光学），最终迈向CPO（共封装光学）。而这种演变本质上是光学器件距离交换芯片（ASIC）越来越近的过程，同时也伴随着芯片封装形式从传统的单体封装向先进封装（Chiplet、2.5D/3D）的转变。

从铜到光:AI算力的演进之路(图源：深芯盟)

在早期的机柜内部或短距离互联中，铜缆（DAC）是绝对的主角，铜缆就是最常用的电信号传输数据载体，在速率较低（如 10G、25G）时，铜缆具有成本极低、无功耗、高可靠性的优势。整个算力机组模块化设计使得交换芯片和算力芯片厂家各司其职，采用单体传统芯片封装，内部通过引线键合（Wire Bonding）或倒装芯片（Flip Chip）连接到基板，基板采用球栅阵列封装（BGA）能够通过电路板（PCB）走线连接到外部端口形成互联。

随着信号频率提升至约56G/112G PAM4时，铜缆的趋肤效应导致信号在高频下的损耗剧增，有效传输距离进一步缩短到2米以内，所以为了打破距离限制，光纤取代了铜线，光模块成为了数据中心互联的基石，其充当起了“电-光-电”转换这一重要角色，此时业界采取“解耦式封装”，将ASIC和交换芯片封装在内部中心，把激光器、调制器和驱动芯片(TIA/Driver)封装在一起，然后通过较大的电路板（PCB）将其互联，使得ASIC与光模块合封在一个模组内。

但是亿万参数大模型（LLM）对于互联速率的要求迈向单端口800G-1.6T，信号损耗：10cm左右的PCB走线使得其衰减严重（趋肤效应），长距离带来的信号延迟和电信号的热功耗使得交换芯片与光引擎距离必须足够近，业界提出了 NPO 方案，作为向 CPO 演进的中间站，采用基板级封装，可以看成2.5D封装的雏形，其交换芯片（ASIC）和光引擎分布在同一个 PCB 基板上，通常距离为数cm左右，优化掉了笨重且耗电的重定时器（Retimer：用于提升高速信号传输质量，抵消电信号衰减、串扰、抖动等劣化）。业界将这种on board(基板级)更看成性能与可维护性的折中方案，更像是光模块的一种优化型演进，目前在部分超算中心有小规模应用。

既然可以做到基板级，为何不直接封装在一起呢？于是业界将目标投向了先进封装，光电共封装CPO自此开始崭露头角，CPO 被公认为 AI 算力时代的终极互联解决方案。通过先进封装将交换芯片（ASIC）和光引擎（包含硅光芯片、驱动芯片等）封装在同一个封装体内，共用一套供电和散热系统。由于其电信号传输距离从厘米级缩短到微米级，功耗大幅降低，并且3D的垂直互联也让信号传输质量大幅提升，可以说CPO是极低功耗的同时拥有极致的芯片密度，目前业界研发出51.2T和102.4T超带宽的交换机，并逐步释放量产产能。

3D硅光定义新范式

随着CPO技术的不断发展与演进，3D硅光子技术将与先进封装进一步深度融合，可以说硅光子重新定义了先进封装的新范式，将Chiplet(芯粒)、2.5D/3D封装、异质硅光集成重构与融合，实现技术的深度集成。在传统2D封装中，光芯片与电芯片并排放置在同一基板中，引线键合或者倒装芯片链接，虽然相对简单，并且研发成本低，但是其较长的横向互联距离，信号线的排布与寄生电容和电阻限制了芯片的性能，并且损耗也随着互联速率越来越大。

2.5D则是将基板级线路走向替换为更加精密且更高布线密度的硅中介层（interposer），interposer通常由硅或玻璃制成，内部包含大量的硅通孔或玻璃通孔，在芯片之间实现高密度垂直连接和精细间距横向布线，目前广泛用在高性能计算和GPU芯片内，其比2D封装拥有更优异的互联性能和机械强度，同时在大规模量产时也能提供更低的制造成本，是过渡到3D封装的演进中产物，其拥有非常好的性价比也是很多非极致要求的芯片量产方案。

3D集成则是摒弃了一切“桥接”器件，通过垂直堆叠直接将光芯片与电芯片互联，力求达到最极致的互联距离，但是往往天不遂人愿，由于不同基底材料、不同工艺制程和芯片特性，直接互联还存在很多瓶颈。业界则采取更多可靠性更高，经济成本更好的“变体性”方案。例如在EIC与PIC之间插入一个垂直通孔硅中介层、Fan-out、CoWoS、混合键合等技术，使得3D先进封装的可制造性和可靠性大幅提升，在稍微牺牲一小部分互联距离下，达到最优的互联密度和插入损耗，由此带来的是能源效率与带宽密度的大幅改善。由3D垂直堆叠的先进封装CPO大面积导入量产制造，本身就是3D垂直架构技术路线的可行证明。

制造、热管理和可靠性面临全新挑战

芯片行业往往伴随着巨大的研发投入，量产的可制造性是衡量一款芯片是否值得投入开发的关键所在。在3D垂直堆叠先进封装上，芯片的热管理和机械可靠性技术讨论达到了前所未有的高度，这也是业界拥有那么多封装变体的原因所在。

业界CPO商业量产领头羊的博通其最新的Bailly CPO架构中将硅光引擎分布在ASIC芯片（Tomahawk 5）四周，并且坚定的采用外部激光器ELS方案（External Laser Source），将对温度及其敏感且容易损坏的激光器放在设备面板上，但是调制和接收部分封装在尽可能靠近ASIC的内部，巧妙的平衡了散热和可靠性难题。而且业界巨头Nvidia在2025 GTC发布的Spectrum-X 和 Quantum-X 平台也同样采用了ELS方案，采用TSMC的CoWoS平台将 HBM（高带宽显存）、GPU 核心与 CPO 光引擎通过 3D 堆叠（SoIC）方式集成在交换芯片（ASIC）的基板上，然后在面板上引入外部激光器，并通过高保偏光纤（PM Fiber）输入到封装内的硅光引擎中。这一方案比传统的可拔插方案所需的激光器总数减少了约 4 倍，同时提升了约3倍的能效比。

下一代光互联ELS方案(图源：深芯盟)

老牌CPU厂商Intel则坚持其混合硅激光器技术，利用晶圆级键合技术，将磷化铟（InP）激光器直接生长在硅晶圆上，然后将其专用Stratix FPGA和HBM、算力芯片全部集成到同一个封装内部，系统的紧凑度极高，但是其散热的难度和可靠性也是巨大的挑战，但是Intel宣称，随着算力需求带宽进一步走高突破3.2T/6.4T甚至达到100T，外部激光光源光纤连接的损耗和封装空间浪费将变得难以接受，晶圆级硅光芯片实现的内发光才有可能达到内部逻辑互联的密度和距离。

结语

从铜缆到CPO的演进，本质上是AI算力需求倒逼下的光电深度融合革命。通过3D先进封装将光引擎与芯片共封装，互联模式正跨越能效墙与带宽瓶颈。无论是博通与英伟达青睐的ELS平衡方案，还是英特尔追求极致集成的混合硅激光器技术，都预示着未来是光的时代，而开启光的时代大门的金钥匙就在先进封装技术上。

*参考资料

1.IDTechEx

2.《3D光电子技术与光电共封装技术》

3.文中插图为NotebookLM生成