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一、异构集成推动封装缩放进入新阶段
二、互连技术沿微凸块到混合键合路径演进三、玻璃基板技术满足高密度互连需求四、D2W键合工艺应对良率和对准精度挑战五、混合键合制造面临材料与工艺复杂性六、3D系统架构从2.5D向全3D集成演进
【本文涉及的相关企业】：Intel、AMD、TSMC（台积电）、Samsung（三星）、Sony（索尼）、SK Hynix、Micron（美光）、Applied Materials（应用材料）、Besi、EV Group (EVG)、Tokyo Electron (TEL)、Adeia (原Xperi)、Imec、IBM、ASE（日月光）、Corning（康宁）、3D Glass Solutions、Absolics、Planoptik、Lante Optics等。
一、异构集成推动封装缩放进入新阶段
随着传统的摩尔定律（Moore's Law）在经济和物理层面遭遇瓶颈，半导体行业正从依赖单一芯片的“集成与聚合”（Integration and Aggregation）模式，转向以高密度互连为基础的“集成与去聚合”（Integration and Dis-Aggregation）新范式 [9]。这一转变的核心驱动力是异构集成（Heterogeneous Integration），它通过先进封装技术将不同工艺节点、不同功能、甚至不同材质的多个“芯粒”（Chiplet）组合成一个系统级的封装（System-in-Package, SiP），从而在延续系统性能提升的同时，提供了前所未有的设计灵活性和成本效益。
图1：微电子系统的演进趋势（来源：imec [9]）
在此背景下，封装维度的缩放（Package Scaling）已成为后摩尔时代延续技术进步的关键路径。与依赖光刻技术驱动的硅缩放（Silicon Scaling）不同，封装缩放聚焦于互连结构的微缩化，主要体现在两个维度：“缩减”（Scale-down）和“扩展”（Scale-out）[1]。前者致力于减小互连的节距（pitch）和封装的整体尺寸，以提升集成密度和电气性能；后者则通过增加集成芯粒的数量和扩展封装面积，来构建功能更强大的复杂系统。这一双重趋势要求产业界在互连技术、芯片-封装协同设计以及寄生效应控制等方面不断创新。
图2：封装缩放趋势与硅缩放趋势对比（来源：UCLA [1]）
根据《异构集成路线图》（HIR）的预测，未来十年，封装技术将沿着一条清晰的缩微路径前进。Die-to-Die和Die-to-Wafer的键合节距预计将从2023年的约14μm，大幅缩减至2035年的1μm以下。同时，为了应对日益增长的算力需求，逻辑芯片的热设计功耗（TDP）密度预计将从当前的约2 W/mm²翻倍增长至5 W/mm²以上 [1]。这些严苛的技术指标，对互连技术、基板材料以及散热解决方案都提出了前所未有的挑战，推动着整个封装产业链向更高密度、更高性能的下一代技术演进。
图3：MRHIEP异构集成路线图关键参数预测（来源：UCLA [1]）
二、互连技术沿微凸块到混合键合路径演进
异构集成系统的性能高度依赖于芯粒之间互连的密度、带宽和功耗。在过去几十年中，互连技术沿着一条从传统焊料凸块（Solder Bump）到无焊料热压键合（TCB），最终迈向混合键合（Hybrid Bonding）的清晰路径不断演进。这一过程伴随着键合节距的持续缩减，从百微米级别一路下降至亚微米级别，为系统性能的飞跃奠定了基础。
图4：不同键合技术的节距和凸块尺寸对比（来源：UCLA [1]）
传统的倒装芯片（Flip-Chip）技术主要依赖于C4（Controlled Collapse Chip Connection）焊料凸块，其节距通常在100-200μm范围。该技术通过在芯片焊盘上制作焊料凸块，然后将其倒置并与基板对准，最后通过回流焊（Reflow）工艺形成机械和电气连接 [1]。尽管该技术成熟且成本较低，但随着节距的缩小，它面临着诸多物理极限。例如，细小的焊料球在回流过程中容易发生桥接导致短路，同时金属间化合物（IMC）的过度生长和电迁移（Electromigration）等可靠性问题也愈发突出。
图5：焊料凸块倒装芯片工艺流程示意图（来源：UCLA [1]）
为了突破焊料技术的瓶颈，业界开发了以铜柱（Copper Pillar）为基础的微凸块（Micro-bump）技术，并引入了热压键合（Thermocompression Bonding, TCB）工艺。TCB通过施加精确控制的温度和压力，使铜柱与焊盘直接形成金属键合，无需经过焊料的熔化和凝固过程。这使得键合节距得以进一步缩小至10μm以下 [1]。然而，TCB工艺对键合压力和温度的控制要求极高，过高的压力可能导致底层介电层损伤，而铜表面的氧化物也会影响键合质量，需要复杂的表面处理技术来解决。
图6：D2W热压键合（TCB）工艺及键合机制（来源：UCLA [1]）
混合键合（Hybrid Bonding）是当前实现超高密度互连的终极解决方案。它通过在室温下将晶圆或裸片的介电层表面（通常是SiO₂）直接键合，然后在较低温度下退火，促使预埋在介电层中的铜焊盘发生晶粒再生长，从而形成无缝的Cu-Cu互连。由于无需任何凸块结构，混合键合的互连节距可以缩减至1μm以下，实现了接近单片集成的互连密度 [4]。Sony率先将该技术应用于CMOS图像传感器，而TSMC、Intel等领先企业也已将其用于高性能计算芯片的3D堆叠中。混合键合的成功实现，标志着封装技术正式进入了“无凸块”（Bumpless）时代，为未来3D系统的构建开辟了广阔的前景。
三、玻璃基板技术满足高密度互连需求
随着互连节距不断缩小，传统有机基板在尺寸稳定性、翘曲控制和高频损耗等方面逐渐力不从心。为了支撑下一代高密度封装，业界将目光投向了玻璃基板（Glass Substrate）。凭借其优异的材料特性，玻璃正成为硅中介层（Silicon Interposer）之外一个极具吸引力的替代方案，尤其是在大面板级封装（Panel Level Packaging, PLP）领域展现出巨大潜力。
玻璃基板的核心优势在于其卓越的物理和电气性能。首先，玻璃是一种均质材料，具有极低的热膨胀系数（CTE）和出色的尺寸稳定性，这使得在大面积基板上实现超细间距的布线和精确的芯片贴装成为可能。其次，玻璃作为一种优良的绝缘体，其介电损耗远低于硅，能够显著改善高频信号的传输质量，降低信号衰减，支持更高的数据传输速率 [2]。此外，通过调整玻璃的化学成分，可以定制其机械性能，以更好地匹配芯片的CTE，从而减小热失配应力。
图7：Intel与TSMC的先进封装路线图（来源：Georgia Tech [2]）
实现玻璃基板高密度互连的关键在于玻璃通孔（Through-Glass Via, TGV）技术。TGV的制造过程通常包括三个主要步骤：通孔形成、种子层沉积和金属填充。通孔形成可以通过激光钻孔、等离子体刻蚀或光敏玻璃等多种方式实现。随后，通过溅射或无电镀等方法在通孔内壁沉积一层薄的金属种子层（如Ti/Cu）。最后，通过电镀工艺将铜完全填充到通孔中，形成导电路径 [2]。整个工艺流程需要精确控制，以确保TGV的垂直度和填充质量，避免空洞或裂纹等缺陷。
图8：玻璃通孔（TGV）制造工艺流程示意图（来源：Georgia Tech [2]）
行业领导者如Intel和TSMC已经将玻璃基板纳入其长期技术路线图。Intel计划在2026年之后推出采用玻璃基板的下一代封装技术，以支持更大规模、更高性能的芯片集成。TSMC在其“系统晶圆”（System-on-Wafer, SoW）概念中也展示了利用玻璃等先进基板实现超大规模集成的愿景 [2]。这些布局预示着玻璃基板将在未来的高性能计算、人工智能和数据中心等领域扮演越来越重要的角色。
四、D2W键合工艺应对良率和对准精度挑战
Die-to-Wafer (D2W) 键合是实现异构集成的关键工艺环节，尤其对于高带宽内存（HBM）和CMOS图像传感器（CIS）等需要大规模堆叠超薄裸片的应用而言，其工艺挑战尤为严峻。HBM的堆叠层数已多达16-20层，而裸片厚度被减薄至仅30μm左右；CIS应用甚至需要在单片目标晶圆上键合数以万计的超薄裸片 [5]。如此精密的堆叠对键合的良率、放置精度和污染控制提出了近乎苛刻的要求。
图9：D2W混合键合的驱动因素:节距缩放与薄裸片堆叠（来源：Tokyo Electron [5]）
为了应对这些挑战，设备制造商开发了创新的解决方案。以Tokyo Electron (TEL) 的Clean Carrier (TCC) 技术为例，它为处理超薄、易损的裸片提供了一个可靠的平台。TCC是一种特殊的载具，能够在整个D2W工艺流程中（包括清洗、等离子体激活、键合等）牢固地吸附和保护裸片，防止其发生移位或受到污染。该技术的核心在于其顶层材料的设计，必须在提供足够吸附力的“保持阈值”（Retention Threshold）和允许键合头精确拾取裸片的“弹出阈值”（Eject Threshold）之间找到一个稳定的工艺窗口 [5]。通过优化材料特性，TCC能够在不损伤裸片的前提下，实现高精度的裸片处理和转移。
图10：TCC技术的裸片保持与弹出工艺窗口示意图（来源：Tokyo Electron [5]）
除了裸片处理，键合对准精度是决定最终产品性能和良率的另一个关键因素。随着互连节距进入微米甚至亚微米时代，对准误差必须被控制在极小的范围内。传统的机械对准方式已无法满足要求，业界正转向基于光学原理的先进对准技术，如红外（IR）对准和莫尔条纹（Moiré fringe）对准，这些技术能够将对准精度从微米级提升至纳米级。实验结果表明，采用先进的D2W集群工具和TCC技术，已经能够成功实现对不同尺寸（从8x8 mm²到30x30 mm²）和厚度（从300μm到30μm超薄裸片）的无空洞、高良率键合，验证了该技术路径的可行性 [5]。
图11：采用TCC技术实现的各类裸片键合结果（来源：Tokyo Electron [5]）
五、混合键合制造面临材料与工艺复杂性
混合键合技术虽然开辟了亚微米互连的可能性，但其制造过程极为复杂，对材料科学、工艺控制和计量技术都提出了严峻的挑战。其中，铜（Cu）金属的表面状态、晶粒结构以及化学机械抛光（CMP）的平坦度是决定键合质量和良率的三大核心要素。
首先，铜的表面清洁度和钝化至关重要。铜表面极易在大气环境中氧化，形成的氧化层会严重阻碍Cu-Cu原子间的直接键合。为解决此问题，研究人员开发了多种原位（in-situ）表面处理技术。例如，在键合前使用甲酸（Formic Acid, FA）蒸汽对铜表面进行处理，可以有效去除氧化物；或者采用Ar/N₂两步等离子体处理，将铜氧化物转化为更稳定的氮化铜进行钝化，从而为后续的介电层键合和铜互连创造洁净的界面条件 [1]。
图12：铜表面处理技术示意图,包括甲酸蒸汽清洁和等离子体处理（来源：UCLA [1]）
其次，铜的微观晶粒结构直接影响键合的温度和可靠性。传统工艺制备的铜膜在室温下会发生自发性的“自退火”（self-annealing），晶粒尺寸会随时间增大，导致其电阻率下降。然而，这种不稳定的晶粒结构需要较高的退火温度（约400°C）才能驱动铜原子跨越键合界面进行扩散和再结晶。为了降低键合温度，以兼容更多对温度敏感的器件，CEA-Leti等研究机构开发了细晶粒铜（fine-grain Cu）的电镀工艺。通过优化电镀液的化学成分，可以使铜膜在沉积后长时间保持纳米级的细小晶粒结构，其电阻率也相应稳定。这种细晶粒铜具有更高的晶界密度和表面能，从而在更低的温度下（如200°C）就能实现高质量的键合，大大放宽了工艺窗口 [4]。
图13:CEA-Leti的混合键合工艺流程与细晶粒铜的稳定性研究（来源：Unimicron [4]）
最后，CMP工艺是实现混合键合的基石。混合键合要求晶圆表面具有原子级的平坦度，任何微小的凹陷（dishing）或侵蚀（erosion）都可能导致键合界面出现空洞（void），从而造成电气连接失效。CMP工艺必须在整个晶圆尺度上实现对铜和介电材料的精确平坦化，将表面形貌的粗糙度和凹陷控制在纳米甚至亚纳米级别。这是一个极其精密的平衡过程，需要对研磨液、抛光垫和工艺参数进行精细的优化和控制，以应对不同图形密度带来的挑战 [10]。
六、3D系统架构从2.5D向全3D集成演进
互连技术的革命性进步，特别是混合键合的成熟，正在驱动系统架构从平面的2.5D集成向真正的三维（3D）集成演进。通过硅通孔（TSV）技术，芯片得以在垂直方向上堆叠，极大地缩短了信号传输路径，降低了延迟和功耗，从而实现了前所未有的集成密度和系统性能。
2.5D集成通常指将多个芯粒并排地放置在一个中介层（Interposer）上，如硅或玻璃，通过中介层内部的布线实现彼此的通信。而全3D集成则更进一步，将芯粒直接堆叠在一起，通过TSV和混合键合实现垂直互连。这种架构的演进催生了多种创新的集成方案，其中以Wafer-on-Wafer (WoW) 和 Chip-on-Wafer (CoW) 最具代表性。
•Wafer-on-Wafer (WoW)：将两片完整的晶圆进行键合，然后进行减薄和后续处理。其优点在于可以利用晶圆厂的现有设备进行大规模、高效率的制造，成本相对较低。但其主要缺点是“良率增殖效应”——即最终产品的总良率是两片晶圆良率的乘积，任何一片晶圆上的缺陷都可能导致整个堆叠单元失效 [4]。
•Chip-on-Wafer (CoW)：将已知良好裸片（Known Good Die, KGD）从源晶圆上切割下来，然后精确地键合到目标晶圆上。CoW的最大优势在于它避免了良率的乘积效应，只使用测试合格的芯片，从而保证了最终产品的高良率。此外，它还提供了极高的设计灵活性，允许将来自不同工艺、不同供应商的异构芯粒集成在一起。其挑战在于需要高精度的拾取-放置（Pick-and-Place）设备，键合速度相对较慢，成本也更高 [4]。
图14：Wafer-on-Wafer (WoW) 与 Chip-on-Wafer (CoW) 的优缺点对比（来源：Unimicron [4]）
为了兼顾良率、灵活性和成本，业界正在探索如Chip-on-Wafer-on-Substrate (CoWoS) 和更复杂的Wafer-on-Wafer-on-Wafer (WoWoW) 等多层混合集成架构。例如，Sony公司已经展示了包含1μm节距F2F/F2B Cu-Cu连接和6μm节距TSV的WoWoW三层堆叠结构，用于其下一代CMOS图像传感器 [4]。这些复杂的3D系统架构的实现，离不开对系统分区的深刻理解和对互连层次结构的精心优化。设计者需要根据功能模块的通信需求、功耗预算和物理尺寸，决定哪些功能应保留在单片上，哪些应拆分为芯粒，以及如何通过2.5D和3D技术将它们高效地连接起来，最终构建出一个性能最优、成本可控的整合系统。
参考文献
[1] Sahoo, K., Harish, V., Ren, H., & Iyer, S. S. (2024). A Review of Die-to-Die, Die-to-Substrate and Die-to-Wafer Heterogeneous Integration. IEEE Electron Devices Reviews.
[2] Nimbalkar, P., et al. (2025). A Review of Glass Substrate Technologies. Chips 2025.
[3] Wu, T. Y. (2024). Accelerate Heterogeneous Integration through Advanced Packaging and Chiplet Technology. ASE Inc.
[4] Lau, J. H. (2025). Current Advances and Outlooks in Hybrid Bonding. IEEE Transactions on Components, Packaging and Manufacturing Technology, 15(4), 651-681.
[5] Papanu, J. S., et al. (2025). Die-to-Wafer Advanced Packaging: Challenges for Integration, Yield, Placement Accuracy and Metrology. Proc. of SPIE Vol. 13429.
[6] Garrou, P. (2024). Directions, Challenges and Opportunities in Heterogeneous Integration (HI). IEEE EPS.
[7] Hsieh, M. C., et al. (2024). Enabling Die-to-Wafer Hybrid Bonding for the Next Generation Advanced 3D Packaging. Applied Materials.
[8] EV Group. (2024). Recent Advances in Bonding and Related Processes for Photonics Applications.
[9] Beyne, E. (2025). Heterogenous System Partitioning, the 2.5D and 3D Integration Landscape and Roadmap. 2025 Symposium on VLSI Technology and Circuits, imec.
[10] Chery, L., et al. (2024). Manufacturing Challenges of Hybrid Bonding for Chiplets Heterogenerous Integration. CEA-Leti.
[11] Fraunhofer IZM. (2020). Panel Level Packaging 2025 - 板级封装PLP2025.
[12] Beyne, E. (2020). The System Revolution Enabled by 2.5D and 3D IC Technologies. imec.
[13] Chen, K. (2024). Understanding Hybrid Bonding and Designing a Hybrid Bonding Accelerator. Synopsys Inc.
