芯耀
211
公众号 | 高速先生，作者 | 黄刚
又是一个听起来匪夷所思的案例！本来是一个很平常的工作日下午，Chris突然收到一个最近合作比较多的客户发过来的信息，瞬间打破了这难得的平静。
听到“诡异”的Chris顿时有了兴致，有多诡异呢？然后客户接着往下说：
1拖4的DDR4通道能跑通3200Mbps是个好事情啊，基本上算是拉满来使用了啊。然后喜欢分两段来说话的客户终于说出来诡异的地方了……
啊……这？客户其实也比较实诚，就直接说，这不内存颗粒价格涨得猛嘛，所以就先在现在的这个板子上试试减少一半颗粒的场景能不能跑，如果能跑，下个版本就改成1拖2的通道了。听起来客户的这个做法还是能解释的，关键是客户真的这么去做了，只贴2个颗粒反倒跑不起来啦！
既然客户找到了Chris，Chris本身也有点兴趣，那就当一个debug的项目去帮客户研究下咯。于是详细的询问客户贴颗粒的前后情况。在客户描述完之后，Chris就了解了客户的测试过程了。
板子是一个1拖4的DDR4通道，采用正反贴的设计方式，如下所示：
客户第一次用的时候就是4个颗粒都贴上来测试，在这种情况下，4个颗粒的这个DDR通道能跑到3200Mbps的速率，very的good……
然后客户就用起了“省钱”模式，只贴了表层的2个颗粒，底层的2个颗粒就不贴的， 如下所示。然后测试结果就像客户前面说的，就跑不上3200Mbps了……
是啊，为什么呢？贴少2个颗粒正常来说负载更少了，效果应该更好才对啊！当然，很多情况下DDR的性能预测是真的没有高速信号那么直观，能一眼就看出问题所在。于是帮人帮到底呗，Chris干脆就对这个DDR4通道做个仿真好了。
对！DDR的设计基本上很难用经验来预测结果，一个精确的仿真的确是最好的解决方案。首先我们看看4个颗粒全贴的仿真结果。下图分别是每个颗粒的地址信号的眼图：
从4个颗粒全贴的结果来看，无论是前面的2个颗粒还是后面的2个颗粒，眼图结果还是ok的，也能侧面反映到全贴颗粒可以跑通的情况。
好，关键的一步来了，如果像客户那样，只贴正面2个颗粒，不贴背面2个颗粒的话，眼图结果又会是怎么样的呢？这里就不卖关子了，直接给出眼图仿真结果：
是不是很惊讶，从仿真结果来看，主要是由于第一个正面的颗粒的信号质量严重拖了后腿，导致客户只贴正面2个颗粒测试时跑不到3200Mbps。
所以说，DDR通道的设计是真的很难预测，出现类似这种诡异的测试结果也慢慢见怪不怪了。尤其是遇到了1拖多的颗粒，又需要跑到一个比较高的速率时，往往设计时很难把握的，这个时候通过一个精度高的仿真是真的能解决很多问题哦！
仿真结果是证明了这个测试问题，但是Chris的这个客户也想知道到底是什么原因导致了这个case的1拖4全贴信号质量好，只贴正面的2个颗粒信号质量反而差啊！各位粉丝你们也想知道吗？
Q、本期提问：本文的这个案例，到底为什么贴少一半的颗粒信号质量反而差那么多呢？欢迎大家各抒己见哈。
声明：未经高速先生授权许可，任何机构、媒体、个人不得转载、修改、摘编或以其他方式复制、传播高速先生平台的原创作品。
