RK3568 PCB设计指南 — 深鑫胜

RK3568是瑞芯微推出的一款面向AIoT和工业市场的高性能国产处理器，在性能、功能和成本之间取得了很好的平衡。它集成了1 TOPS算力的NPU，支持4K视频解码和丰富的高速接口，非常适合边缘计算、工业控制、智慧显示等场景。不过，要将它的强大性能充分发挥出来，PCB设计是一个不小的挑战。我们也设计过不少RK3568 PCB的案子，接下来重点分析RK3568核心板 PCB设计注意事项：

层叠设计：

采用8层板设计，考虑到核心板的密度、BGA扇出、电源种类繁多、核电源电流大推荐以下层叠设计：1、3、6、8层走信号线，4、5层走电源，3、6层在能够合理设计完信号时，有多余空间可以走一点电源缓解中间层电源布线的压力。

约束规则：

考虑RK3568采用0.65mm间距的FCCSP封装，在扇出设计有难度建议以下约束规则：BGA区域过孔设计：14/8 mil ； BGA区域外的电源过孔设计16/8mil;最小线宽/最小线距设计：3.5/4 mil（在往期文章有单独讲解过：）

PMIC设计注意事项：

PMIC采用RK809-5，是瑞芯微为RK3568平台配套设计的专用PMIC（电源管理芯片），它将CPU核心、DDR、外设等多路电源高度集成。

1、输入电容必须紧贴芯片VIN和GND管脚,控制在3mm内；

2、SW节点环路面积最小化；

3、电感尽量靠近芯片SW脚；

4、输出电容靠近芯片管脚；

5、采样线需要接到RK356管脚处；6、32.768kHz晶振走线远离电感和高频信号线，并包地线打上地孔。

DDR设计注意事项：

RK3568采用两片DDR4,采用T点连拓扑，在能采用原厂的设计模板的情况下尽量采用，若因板框结构限制需要重新设计，则需要注意以下问题：

1、单端信号控制50欧姆阻抗,差分控制100欧姆阻抗；

2、拥有完整的参考平面，禁止跨分割；

3、等长设计，数据线分组控制等长，时钟线与数据选通（其余差分线）等长，其余地址线参考时钟信号等长；

4、时钟线单独包地线处理；

5、信号换层打孔时周围要伴随地孔；

6、电源引脚的去耦电容必须紧贴电源和地管脚放置；

高速信号设计注意事项：

RK3568核心板的高速信号主要有：HDMI、PCIE、STAT、USB3.0、EDP、RGMII、LVDS、MIPI CSI、MIPI DSI、EMMC；针对高速信号需要注意以下问题：

1、单端信号控50欧姆阻抗,差分控100欧姆阻抗，USB控90欧姆阻抗,PCIE控85欧姆阻抗；

2、拥有完整的参考平面，禁止跨分割；

3、等长设计，根据不同的信号时序等长误差要求进行设计；

4、差分信号应该单独包地，但空间不允许，至少保证整组包地，时钟线单独包地线处理；

5、信号换层打孔时周围要伴随地孔；

6、布线过程中远离干扰源、避免从晶振、电感等地下穿过；

7、布线不要压着板边，至少有包地线打孔沿着板边走；

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作者：深鑫胜  2026.03.30