芯耀
与非AI
54
半导体存储
AI算力对内存的需求，正在把存储行业的技术选择摊成一张越来越复杂的棋盘。
过去两年，行业的目光几乎都聚焦于HBM的堆叠层数、良率、长协订单上，默认高带宽内存是唯一主线。到了2026年，情况明显变了。
三星、SK海力士、美光、长鑫陆续对外放出方向完全不同的方案：英伟达主导的定制HBM、三星和美光的垂直堆叠架构、SK海力士的内置散热、以及长鑫和美光在DRAM单元结构上的正面交锋。
这些路线不是互相替代，而是各自落在存储栈的不同位置，对应不同的带宽、容量、散热和成本诉求。
01内存控制器搬家 基底裸片交给台积电——NVHBM
NVHBM是今年较早落地验证的英伟达定制化HBM路线，属于NVLink Fusion架构体系下配套的内存方案，面向超大规模云厂商的半定制AI算力基础设施打造。
NVIDIA NVLink融合将NVHBM带入下一代AI基础设施
英伟达在2026年8月发布NVHBM技术白皮书，这套方案基于HBM4E改造，核心改动是把内存控制器从GPU迁移到HBM堆栈底部的基底裸片（Base Die）里，GPU和HBM之间的PHY、时序、错误上报链路由英伟达定义。
据英伟达公布的设计指标，相对标准HBM4E，NVHBM单堆栈内存带宽最高提升30%，理论带宽约5.2TB/s；HBM功耗最高降低15%，XPU可用计算面积最多释放25%，定制PHY的I/O面积较JEDEC标准减少67%。英伟达官方测算，功耗优化在1GW规模的数据中心里，能够支撑新增上万颗XPU稳定运行；带宽、面积、功耗三项增益叠加，单颗XPU端到端整机性能最高可提升30%。英伟达同时面向存储厂商推出统一NVHBM实现规范，降低不同供应商内存的适配验证成本，AWS旗下Annapurna Labs是该技术最早的落地客户之一。
NVHBM与标准HBM的芯片裸片面积节省对比
产业链分工随之出现变化。据韩国《首尔经济日报》10月18日产业报道，三星在NVHBM项目中选择由台积电3nm工艺制造基底裸片，DRAM核心裸片采用第六代1c DRAM工艺；该报道称，三星面向其他客户的标准HBM和其他定制HBM产品，基底裸片仍保留自家4nm工艺生产，同时正在验证自有产线生产NVHBM基底裸片的可行性，作为台积电产能紧张时的备份方案，并为NVHBM单独开发I/O版图、测试程序与分选封装流程。该合作被媒体视作三星首次在HBM环节将基底裸片交由外部厂商代工。
NVHBM属于英伟达私有接口方案，仅适配英伟达指定XPU与NVLink Fusion机架体系，无法跨算力平台通用。
02存储单元路线，厂商各有选择
DRAM底层器件层面，今年出现了一次正面交锋的路线分歧，也是存储技术圈讨论度最高的话题之一。
10月10日，上海第四届集成芯片和芯粒大会上，长鑫总裁曹堪宇披露自研VSG垂直环绕栅的4F2 DRAM方案，计划2026年底推出基于这套架构的DDR5 RDIMM产品。
对比行业沿用多年的6F2平面单元，4F2方案通过垂直晶体管结构缩小存储单元的平面面积，直接提升单晶圆比特密度，相关专利族已超过300件。报道还提到，长鑫自研VSG垂直晶体管突破了漏电与短沟道效应难题，若年底如期交付，长鑫将把行业换代时间表提前约两年。
十余天之后，美光给出了另一种判断。美光于10月21日举办技术线上研讨会，公布包含未来十年存储研发方向的多代技术路线图。
美光选择继续迭代6F2平面DRAM，同时把长期密度跃迁的重心放在3D DRAM上。据发布会资料，继当前主力的1γ节点之后，美光计划2027年下半年在美国爱达荷州博伊西工厂启动下一代1δ DRAM量产；随后在研发推进中的6F2衍生后续节点1ε上正式大规模采用晶圆键合技术；在更远期的1ζ与1η之间，正式规划了两代3D DRAM（3D1、3D2），配套策略是同步探索High-NA EUV光刻机与新材料。
这里需要区分清楚，美光所说的3D DRAM和HBM的TSV裸片堆叠不是一回事：HBM是将多颗完成制造的DRAM裸片堆叠封装；3D DRAM是在同一片晶圆上，通过后端工艺生长多层存储阵列，属于器件层面的三维集成。这条路线之争，会直接影响未来DDR、LPDDR乃至HBM裸片的底层密度升级逻辑。
SK海力士则在2026年第三季度财报电话会议中表示将充分利用现有6F2 DRAM技术；针对4F2技术，SK海力士强调，需要区分技术开发和商业化落地的时间表。
03把内存叠到GPU头顶上——zHBM与垂直HBM
HBM架构本身，今年也出现了排布方式的远期探索。
三星在FMS 2026上发布zHBM概念样机，并在同期主旨演讲与Hot Chips会议补充技术细节。三星提出，随着大模型上下文窗口持续扩大、KV缓存容量快速膨胀，单纯拉高HBM带宽、堆叠层数，已经很难持续缓解“内存-加速器”之间的数据搬运瓶颈，zHBM正是针对“数据移动功耗”这个系统级痛点设计的方案。传统HBM并排摆放在AI加速器侧边，zHBM直接将HBM垂直堆叠在XPU上方，舍弃传统2.5D中介层，依托高精度晶圆混合键合互连，最大限度缩短数据传输路径。
据三星披露的目标指标：搭载zHBM的下一代接口系统性能约为HBM5的8倍，存储密度超过HBM5的10倍，能效提升3倍，热阻降低一半以上；三星同时提出目标将DRAM功耗降低70%，支持在内存与加速器中间层集成定制IP。三星在发布会现场仅展出概念模型，明确zHBM当前仅完成概念样机验证，暂未向客户送出工程样品；散热与热串扰问题是产业端公认的主要瓶颈，属于HBM5之后的远期演进方向。三星同时在FMS上配套展出同体系的zNAND-O方案，面向大容量AI推理存储，和zHBM组成一套完整的3D内存+存储架构愿景。
值得注意的是，美光在10月21日的同一场技术研讨会上，也公布了自己的Vertical HBM方案。据美光官方PPT，传统HBM放置在中介层上、与处理器并排摆放，而Vertical HBM将内存直接堆叠在处理器上方，依靠细间距混合键合完成互连。这也意味着，在垂直堆叠HBM这条远期路线上，三星和美光方向趋同，只是三星更早对外放出完整概念模型。
三星HBM的概念模型
04在HBM里埋一条散热通道——iHBM
相比zHBM这种远期架构，SK海力士的iHBM是一条落地路径更务实的配套技术，专门解决高堆叠HBM眼下最急迫的散热问题。
据SK海力士官方5月26日发布的信息，HBM通过增加堆叠层数、提升速率迭代性能，D2D PHY区域功率密度持续走高，已经成为下一代产品的核心约束。传统HBM依赖热量经由核心芯片（Core Die）向外传导的间接散热方式，而iHBM的核心在于，直接在热量最集中的D2D PHY区域内嵌入一体化冷却元件ICE，构建独立的专用热量排出通道。ICE采用绝缘高导热硅基材料制成，官方数据显示，iHBM相较传统方案热阻降低30%以上，保障产品在高温、高负载环境稳定运行。
量产层面是这套方案重点突出的优势。iHBM沿用已经验证成熟的MR-MUF晶圆级封装工艺，支持稳定规模化量产，同时和客户现有SiP系统级封装环境高度兼容，终端不需要大幅改动原有设计即可导入，降低落地门槛。
SK海力士计划将iHBM配套用于HBM5，面向AI数据中心、HPC等高带宽场景，改善长时间运行的稳定性。本次发布中，SK海力士封装开发担当李康旭副社长提到，iHBM结合存储器设计与先进封装技术，是控制产品发热的优选方案。
随着HBM往12层、16层堆叠推进，长时间高负载训练带来的过热降频问题越来越突出。对比混合键合这类需要重构产线与流程的长期路线，iHBM不用推翻已跑通的MR-MUF产线，在混合键合大规模普及之前，它是一套可以叠加在现有HBM体系之上的封装散热优化方案。
05结语：四条路线的边界
把这几项技术放到AI存储体系里看，各自的定位边界已经清晰。
NVHBM是成熟HBM体系里长出的私有接口分支，代价是生态的锁高度绑定；zHBM和Vertical HBM探索HBM堆叠排布的远期架构，目前还停留在概念样机；iHBM解决当下高堆叠HBM最紧迫的散热痛点；4F2与3D DRAM的路线博弈，则决定未来所有DRAM颗粒的底层密度升级逻辑。
总的来看，2026年存储赛道的看点在单一颗粒参数之外——接口定义、新增存储层级、封装排布、内置散热、底层单元架构多条线索同步推进，每一家原厂的资源分配差异，本质是对AI存储不同层级痛点的判断不同。
