高速数字系统中的信号完整性：理论与实践

最大限度保障信号完整性，是现代数字设计工程师的基础要务。随着数据速率急剧提升、器件尺寸不断缩小，保证信号能够以正确的时序与幅值抵达接收端变得至关重要。本文为设计者讲解信号完整性的核心要点。

信号完整性用来保证数字信号在传输过程中不会产生超出允许范围的失真。反射、串扰、衰减、抖动以及电磁干扰（EMI）是几类必须管控的主要损伤因素。

在GHz频段，PCB走线会表现为传输线。做好阻抗控制与端接，可以抑制反射，保住眼图的开口。

干净的电源分配网络（PDN）不可或缺。电压纹波、地弹、电源噪声都会调制数据时序，劣化信号完整性。

眼图、时域反射（TDR）、S参数、误码率（BER）以及IBIS‑AMI模型，能够帮助工程师验证指标是否达标，并优化均衡方案。

采用受控叠层、差分布线、缩短残桩、完整回流路径、合理过孔结构以及去耦设计，可以降低损耗与串扰。

多电平编码（PAM4 及更高阶）、单通道 200G/224G标准、共封装光学、芯粒以及先进封装，使得信号完整性成为一项系统级设计要求。

现代数字系统的传输速率已经达到数十乃至上百Gbps。在这种速率下，铜走线不再只是普通导线，而是传输线；哪怕很小的阻抗不连续点，都可能引发反射，造成数据出错。与此同时，相邻走线带来的串扰、电压跌落、抖动以及电磁耦合，都会压缩时序与幅度余量。

数字设计工程师、PCB工程师以及信号完整性专家，不能只知道走线该怎么布，更要理解背后的原理。PCIe 6.0、DDR5/DDR5x、USB4，还有新推出的IEEE 802.3dj这类标准，都要求严格的通道预算以及经过验证的均衡机制。

一、什么是信号完整性？

信号完整性描述数字信号在介质中传输时的信号品质。理想数字信号是方波，在不同逻辑电平之间跳变，上升、下降时间为零，且不存在抖动。

现实当中，有限的上升时间、传输延迟、反射、损耗、噪声以及干扰都会让波形发生畸变。信号完整性分析用来量化最大可容忍失真，保证接收端仍然可以正确采样。

图1：用于信号完整性分析的典型眼图

信号完整性成为PCB布局设计中至关重要的一环，原因如下：

它保障信号波形形态与时序不被破坏。工程师通常会评估信号的幅度、上升/下降时间、占空比以及抖动是否处于可接受范围之内。

各类通信协议会规定眼高、眼宽以及误码率指标。信号完整性分析可以保证，在工艺、电压、温度（PVT）波动以及制造公差条件下，设计都能够满足上述指标要求。

信号完整性无法与电源完整性、电磁兼容性割裂看待；电源分配网络上的噪声、地弹、封装寄生参数以及外部电磁干扰，都会影响数据传输质量。

二、主要信号完整性问题

1、反射与阻抗不匹配

当信号经过连接器、过孔或者走线宽度突变位置时，会遇到阻抗不连续点。当负载阻抗ZL与传输线特性阻抗Z0不一致时，一部分信号波会向信号源方向发生反射。

反射系数定义为：

当阻抗完全匹配时（反射系数ρ），反射现象即可消除。开路（ρ=+1）与短路（ρ=-1）会产生全反射。

反射会引发振铃、过冲/下冲，还会造成眼图开口缩小。

1、串扰

相邻走线之间的能量耦合会产生串扰，分为近端串扰（NEXT）与远端串扰（FEXT）。走线间距过小、平行走线过长、接地屏蔽不足，都会加剧串扰。交叉耦合、电磁干扰（EMI）以及地弹，是高速PCB布局中信号完整性面临的主要难题。

具体参见文章一文讲透如何解决PCB布局中的串扰问题

2、衰减与色散

随着频率升高，介质损耗与导体损耗会造成信号幅度衰减。此外，铜箔表面粗糙、FR‑4这类高损耗板材，同样会限制高频信号的传输。

色散是指信号不同频率分量的传输速度不一致，进而造成脉冲波形畸变。选用低损耗层压板、控制铜箔粗糙度，可以有效降低衰减。

3、码间干扰（ISI）

码间干扰是信道记忆效应导致当前码元受到前面码元的影响。随着数据速率提升，高频分量相比低频分量衰减更严重，造成脉冲展宽。可以通过前馈均衡（FFE）、判决反馈均衡（DFE）等均衡算法改善码间干扰。

具体参见文章通信系统里的符号间干扰（ISI）是什么？

4、电源噪声

电源纹波会改变信号阈值与时序。电源、开关稳压器以及电源分配网络（PDN）阻抗的波动，都会引入抖动，引发误码。

性能良好的PDN需要在全工作频率范围内维持低阻抗；为抑制噪声、保障信号完整性，目标阻抗在直流下约1mΩ，到10GHz时需要低于100mΩ。

5、电磁干扰与地弹

高速信号边沿会向外辐射电磁能量。回流路径设计不良、电流不平衡，会让走线等效成为辐射天线，无法满足EMI规范。地弹源于引脚电感造成局部地电位偏移，会把逻辑低电平误判为高电平。增加接地引脚数量、配置旁路电容，可以缓解地弹问题。

具体参见文章别再把地线当成 0V！看懂地弹噪声，搞定板子莫名干扰

二、传输线理论与阻抗控制

1、特性阻抗

传输线由特性阻抗Z0定义，其大小取决于走线宽度、介质相对介电常数、参考平面上方介质厚度。走线横截面均匀，特性阻抗Z0保持恒定；阻抗不连续点会产生反射。

设计人员使用微带线（走线位于接地平面上方）、带状线（走线夹在两层参考平面之间）实现阻抗管控。高速设计中，单端信号目标阻抗通常为50 Ω，差分信号目标阻抗通常为100 Ω。

2、端接技术

端接实现负载与传输线阻抗匹配，抑制反射：

- 串联端接：在靠近驱动端串联一颗电阻，阻值等于Z0减去驱动输出电阻Rdriver。在源端抑制反射，不会产生额外直流功耗。

- 并联端接：在负载端接阻值等于Z0的电阻；会消耗直流电流，适合单向传输场景。

- 交流端接：阻容网络，阻隔直流，同时实现高频阻抗匹配；‑3dB截止频率fc=1/(2πRC)。

3、介质材料与层叠结构

FR‑4应用广泛，但损耗偏高，介电常数也存在波动。高频设计选用罗杰斯、Megtron等介电常数稳定的低损耗层压板。

介电常数稳定有助于阻抗控制，减小信号偏移（skew）。同时在设计早期做好PCB层叠规划，实现阻抗可控、信号隔离，电源层与地层合理配对。

具体参见文章浅谈对信号完整性（SI）影响的几个关键因素

4、电源完整性及其与信号完整性的关联

电源完整性（PI）描述电源分配网络（PDN）输出稳定电压、电流的能力。电压纹波、电压跌落、电磁耦合、功率损耗等电源完整性问题，会造成器件过热、数据误码。由于信号回流流经PDN，信号完整性（SI）与电源完整性（PI）紧密耦合。

5、二者关键交互关系

- 去耦与目标阻抗：去耦电容平滑电源噪声，塑造PDN阻抗曲线；低PDN阻抗是保障信号完整性的必要条件。

- 地弹：封装、过孔的寄生电感，在电流瞬态变化时产生电压跌落，造成局部地电位偏移。增加接地引脚、缩短高电感路径可抑制地弹。

- 回流路径完整性：高频下，电流走阻抗最小路径，而不是电阻最小路径。地层开槽会迫使回流绕行，增大环路面积，加剧串扰与电磁辐射。

信号完整性(SI)与电源完整性(PI)对比

三、信号完整性测量与分析技术

1、眼图

眼图将大量码位波形叠加，形成眼状窗口，可以直观呈现衰减、抖动、噪声以及码间干扰（ISI）的综合影响。

眼高代表电压余量，眼宽代表时序余量；交叉点可以反映占空比失真；眼图闭合则代表抖动大或者信号损耗严重。工程师会使用各类协议标准（如PCIe、USB）定义的眼图模板，来验证设计是否合规。

图2：用于信号完整性分析的典型眼图的测量标准

具体参见文章浅谈眼图Eye Diagram是什么？和深入谈一谈哪些因素会对眼图造成影响

2、时域反射测试（TDR）

TDR仪器向传输线注入快速阶跃信号，通过测量反射信号得到阻抗轮廓曲线。反射系数ρ表征负载阻抗与传输线阻抗的关系：开路时ρ=+1，短路时ρ=-1，阻抗完全匹配时ρ=0。

TDR可以定位并量化阻抗不连续点，例如填孔过孔、连接器、残桩等结构带来的阻抗突变。

图3：用于信号完整性分析的典型TDR测试标准

具体参见文章谈一谈什么是TDR测量方法

3、频域S参数

S参数用来描述网络随频率变化的信号传输与反射特性。由矢量网络分析仪（VNA）完成S参数测试。

图4：用于信号完整性分析的典型S参数测试框图

具体参见文章射频基础知识---S参数概念回顾

以28Gbps NRZ信道表征为例，VNA扫频至少需要覆盖3～5次谐波，即42‑70GHz；VNA动态范围可达100dB以上，而TDR动态范围约40dB。

4、IBIS‑AMI 与信道工作裕量（COM）

IBIS‑AMI模型用于描述发送端、接收端的器件行为，包含均衡、时钟数据恢复（CDR）等特性。借助IBIS‑AMI仿真，可以针对PCIe、USB4、DDR等标准完成电压余量评估、时序分析、抖动分析、眼图仿真以及信道工作裕量COM计算。

名词注解：

- COM（Channel Operating Margin）：信道工作裕量，高速串行协议重要评估指标。

- CDR（Clock‑Data Recovery）：时钟数据恢复。

- Dynamic range：动态范围。

图5：仿真得到的眼图，展示高速数字链路中的电压余量、时序抖动与信号完整性

信道工作裕量（COM）将损耗、反射、串扰、噪声整合为单一指标，用来量化链路余量；设计师把 COM 的计算结果和规范阈值对比，以此验证是否满足指标要求。

四、高速设计最佳实践

1、层叠结构与阻抗控制

确定层数、介质材料以及铜厚，实现目标阻抗。差分走线采用对称结构，做成100Ω差分线。

尽量避免走线宽度突变，差分对同步布线，降低对内偏移，保证电流均衡。

信号工作在10GHz～110GHz时，选用罗杰斯、Megtron等板材，减小介质损耗，把控插入损耗预算。

2、布线策略

高速走线尽量短、走直线路径。弯折会带来阻抗不连续以及额外延时。如果必须拐弯，采用平滑弧线或者45°斜角，不要使用90°直角。

保持走线间距与差分对对称性。走线扭绞、路径长度不一致会引发模式转换与时序偏移（skew）。

不要跨地层分割缝隙或者空洞布线；否则回流电流会绕行，增大环路面积，加剧辐射发射。

尽量减少过孔数量。对于高速串行通道，采用背钻工艺或者盲埋过孔，消除残桩，降低谐振；差分对换层位置附近增加缝合过孔，保障回流路径连续。

3、回流路径与接地设计

- 完整参考平面：信号层相邻层布设连续的地平面（电源平面），充当信号回流路径，减小环路面积。

- 受控参考层切换：信号换层时，在附近增加地缝合过孔，连通各个地平面，维持低电感回流通路。

- 模拟地与数字地分离：将高噪声数字电路和敏感模拟电路做分区，采用单点接地，降低相互耦合干扰。

4、设计规则检查与仿真

使用具备SI/PI分析能力的设计工具：布局工具可以实时检查串扰、阻抗、回流路径、间距违规问题，减少后期返工。

- 布局前仿真与布局后仿真：采用IBIS‑AMI与S参数模型对信道仿真，优化均衡器，在投板前完成COM（信道工作裕量）验证。布局完成后提取3D模型，开展精准电磁仿真分析。

五、标准与协议要求

1、PCI Express（高速串行总线）

PCIe 6.0采用四电平PAM4调制实现吞吐量翻倍。泰克（Tektronix）资料表明，单通道速率可达64GT/s，x16链路带宽达到256GB/s。该规范规定信道在16GHz下插入损耗预算为32 dB，并引入SNDR（单值劣化比）指标用来评估PAM4眼图质量。

从NRZ切换为PAM4后，信号电平间距缩小33%，因此均衡技术、低抖动时钟变得至关重要。下一代PCIe 7.0预计速率再次翻倍，达到128GT/s，x16链路总带宽1.6 Tb/s。

2、DDR5以及下一代内存接口

JEDEC JESD79原始规范定义DDR5最高速率6400MT/s；2024年JEDEC更新版本JESD79‑JC5，将最大速率提升至8800MT/s，提升幅度37.5%。速率提升后，时序余量缩小至皮秒级别。

尚在研究阶段的DDR6、GDDR6X/GDDR7内存，单引脚速率突破10Gbps，采用多电平信号技术，对信号完整性、电源完整性指标提出更加严苛的要求。

3、USB4与雷电

USB4基于雷电协议，双通道模式速率可达80Gbps。USB‑IF规定：现有无源USB‑C线缆最高支持40Gbps，经过认证的新型线缆可实现80Gbps传输。USB4融合数据与显示协议；均衡性能受信道条件制约，同时Type‑C连接器的机械公差会带来性能波动。未来USB4 v2、雷电5的单通道速率有望向120Gbps演进。

4、以太网

IEEE 802.3标准持续迭代，速率已经超越400GbE。802.3dj工作组正在制定单通道200Gb/s电信号标准，整机聚合速率可达800Gb/s、1.6Tb/s，计划2026年末完成标准制定。

图7：脉冲幅度调制示例

下一代以太网将采用PAM4或者更高阶调制方式以及224G等级的电通道，这就要求使用低损耗板材、高性能连接器，并且要对测试工装做精细的去嵌入处理。高密度线缆（铜线与光缆）以及共封装光学模块可以降低板级损耗。

六、新兴趋势与未来挑战

1、多电平调制与224Gbps PAM4

当二进制NRZ走到性能极限时，PAM4、PAM8等高阶调制技术应运而生，每个码元可以承载多个比特。

PCIe 6.0、400G/800G以太网已经使用PAM4；未来标准还在探索PAM6 /PAM8，以支撑224Gbps及以上速率。

2、共封装光学与近芯片互连

为满足功耗与集成密度需求，新一代数据中心正在采用共封装光学（CPO）以及共封装铜互连（CPC）方案。

光引擎紧贴交换ASIC摆放，省去长距离铜走线，能够在小型基板上实现 224Gbps、448Gbps的高速链路。

3、系统级信道预算与测试方案

如今高速链路能否成功落地，高度依赖清晰的信道预算。因此在架构设计阶段，就必须确定传输距离、插入损耗预算、阻抗不连续点数量以及均衡方案。

布局之前，就要制定完整测试方案，包含工装设计、S参数来源、去嵌入方法以及相关性对标指标。IEEE 370这类标准为互连表征与去嵌入流程提供指导。

4、法规与电磁兼容

产品设计必须满足FCC Part 15、CISPR 32关于辐射发射与传导发射的限值。回流路径设计、腔体谐振、线缆布线以及滤波都会影响EMC是否达标。随着速率不断提升，哪怕很小的阻抗不连续点也会产生辐射；屏蔽衬垫、磁珠以及线缆选型都成为必不可少的手段。

最后总结一下：

信号完整性是高速电子设计的核心。从传输线理论，到电源分配网络、均衡电路、合规测试，系统里每一部分都会影响信号完整性。PCIe 6.0、DDR5/DDR5x、USB4，还有正在发展的单通道200G以太网，把信道带宽推向数十吉赫兹。多电平调制压缩了电压余量；先进封装、共封装光学虽然缩短了互连长度，却要求更加严苛的参数表征。

想要做好设计，必须采用系统化思路：早期规划层叠结构、保证阻抗一致、设计完善的PDN、稳健的布线与回流方案，借助IBIS‑AMI和S参数精准建模，并制定规范的测试方案。当速率向着224Gbps继续迈进，信号完整性不再是PCB布局完成之后才考虑的小事，而是一项系统级需求。

常见问题

1、什么是信号完整性？为什么它很重要？

答：信号完整性是指数字信号在互连通道传输时，幅度、波形、时序能够保持不变。高速信号很容易受到反射、串扰、衰减、抖动以及电源噪声的影响。信号完整性差会造成眼图闭合、数据出错、无法通过合规测试。想要保证PCIe、DDR、USB这类协议可靠工作，信号完整性必不可少。

2、串扰会对高速电路带来什么影响？

答：串扰来自相邻走线之间的电磁耦合，会在邻近线上感应出无用电压，分为近端串扰（NEXT）和远端串扰（FEXT）。串扰会压低信号幅度、引入抖动、抬高误码率。常用抑制手段：加大走线间距、差分对耦合布线、用地线屏蔽，并且让回流路径紧贴信号线。

3、电源完整性和信号完整性为什么密不可分？

电源分配网络一方面为驱动电路提供电流，另一方面也是信号的回流通道。PDN上的噪声（电压纹波、地弹）会改变信号判决阈值、扰乱时序，带来抖动与误码；反过来，高速信号的瞬态开关电流又会向电源网络注入噪声。一套低阻抗、搭配充足去耦电容的PDN，是同时保障信号完整性与电源完整性的基础。

4、什么是眼图？它有什么作用？

眼图是把大量信号码元叠加形成的“眼状”图样，可以直观反映电压余量、时序抖动、占空比失真和噪声水平。眼高对应电压余量，眼宽对应时序余量。工程师将眼图和标准规定的眼图模板对比，以此判断设计是否满足规范。

5、PCB上如何实现阻抗控制？

阻抗由走线宽度、介质厚度、介电常数以及参考平面位置共同决定。采用尺寸稳定的微带线或者带状线结构，就能获得稳定的特性阻抗（单端通常 50Ω，差分通常100Ω）。串联、并联或者交流端接，可以让负载和传输线阻抗匹配，抑制反射。

6、为什么PCIe 6.0使用PAM4？

PCIe 6.0从两电平的NRZ升级为四电平PAM4，带宽相比PCIe 5.0直接翻倍。每个码元携带两个比特，实现单通道64GT/s，x16链路可达256 GB/s。PAM4各电平之间的电压间隔更小，信号完整性设计难度更高，需要依靠均衡技术以及SNDR指标保障眼图质量。