60进制递减计数器设计Verilog代码ISE仿真

名称：60进制递减计数器设计Verilog代码ISE仿真

软件：ISE

语言：Verilog

代码功能：

60进制递减计数器，使用开关控制计数器的功能，当开关为1时，预置初始值为59，开关为0时按时钟递减1，减到0回59。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 原理图文件

3. 程序代码

4. UCF文件

5. 工程编译

6. Testbench

7. 仿真图

部分代码展示:

`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   23:28:44 12/12/2019
// Design Name:   counter60
// Module Name:   C:/Users/Administrator/Desktop/N023/counter60/test_bench.v
// Project Name:  counter60
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: counter60
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////
module test_bench;
// Inputs
reg clk;
reg rst;
reg up;
// Outputs
wire [5:0] cnt;
// Instantiate the Unit Under Test (UUT)
counter_sch uut (
.clk(clk), 
.rst(rst), 
.up(up), 
.cnt(cnt)
);