数字时钟设计VHDL代码Quartus DE2-115开发板

名称：数字时钟设计VHDL代码Quartus  DE2-115开发板

软件：Quartus

语言：VHDL

代码功能：数字钟支持校时及倒计时

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在DE2-115开发板验证，DE2-115开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚分配

6. 仿真图

整体仿真图

分频模块仿真图

按键检测模块仿真图

计时模块仿真图

显示模块仿真图

部分代码展示:

library IEEE;
use IEEE.std_logic_1164.all;
--数码管译码模块
entity BIN2HEX is
port (
    bin: in std_logic_vector(3 downto 0);
    hex: out std_logic_vector(7 downto 0)); --DE10 LITE
end BIN2HEX;
architecture behav of BIN2HEX is
begin
    process (bin)
    begin
    case BIN is
        when "0000" => HEX <= "11000000"; --0
        when "0001" => HEX <= "11111001"; --1
        when "0010" => HEX <= "10100100"; --2
        when "0011" => HEX <= "10110000"; --3
        when "0100" => HEX <= "10011001"; --4
        when "0101" => HEX <= "10010010"; --5
        when "0110" => HEX <= "10000010"; --6
        when "0111" => HEX <= "11111000"; --7
        when "1000" => HEX <= "10000000"; --8
        when "1001" => HEX <= "10010000"; --9
        when "1010" => HEX <= "10001000"; --A
        when "1011" => HEX <= "10000011"; --B
        when "1100" => HEX <= "11000110"; --C
        when "1101" => HEX <= "10100001"; --D
        when "1110" => HEX <= "10000110"; --E
        when "1111" => HEX <= "10001110"; --F
        when others => HEX <= "11111111"; --all offs

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1188