基于FPGA的模626进制计数器设计Verilog代码ISE仿真

名称：基于FPGA的模626进制计数器设计Verilog代码ISE仿真

软件：ISE

语言：Verilog

代码功能：模626进制计数器设计

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

部分代码展示:

module mod626(
input clk,//时钟
input reset_p,//复位
output [9:0] count,//计数值
output reg cin//进位
);
reg [9:0] cnt=10'd0;//计数值
always@(posedge clk or posedge reset_p)
if(reset_p)begin
cnt<=10'd0;
cin<=0;
end

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=812