基于 ADCMP606 的皮秒级超快沿脉冲发生器

基于 ADCMP606 的皮秒级超快沿脉冲发生器

前言与背景

在日常的电子工程研发、高速信号完整性（SI）分析以及射频测试中，一个快沿脉冲发生器（Fast-edge Pulse Generator）是一件极具含金量的工具。它可以帮助我们：

1. 校验示波器的实际带宽与通道上升沿响应（许多宣称 500MHz 的示波器，其实际前沿响应如何需要通过快沿来测定）。
2. 构建时域反射计（TDR，Time Domain Reflectometer），用来精准测量射频电缆的长度、传输线阻抗不匹配点以及 PCB 走线中的断点和过孔寄生效应。

传统的快沿发生器（如著名的射频脉冲源）价格往往高达数万元。而网络上常见的 DIY 方案多采用雪崩三极管（如 2N2369、FMMT417）击穿方案。雪崩方案虽然能做到 300ps 左右的沿，但其痛点非常明显：

• 高压依赖：需要 80V~120V 甚至更高的直流升压电路，不仅增加了 PCB 面积与电源拓扑的电磁干扰（EMI），调试时还有触电风险。
• 重复频率受限：受限于高压电容充放电时间，脉冲的重复频率通常只能做到几十 kHz。
• 一致性差：极其依赖三极管的批次与个体差异，往往需要买一堆芯片来筛选。

为了彻底抛弃高压并跑出 160ps 上升沿，我在这款方案中采用了一片极具性价比的高速芯片——基于 ADCMP606 高速比较器的快沿脉冲发生器。整体设计成本极低（元器件仅需约 10 元左右），体积超小，完全在 3.3V 低压下工作，性能却异常强悍！如下图所示：

一、 核心芯片详解：ADCMP606

本项目能够彻底抛弃高压并跑出 160ps 上升沿的功臣，是来自 Analog Devices (ADI) 的 ADCMP606。

芯片核心技术特性：

• 超高速响应：官方数据手册明确标称其输出上升沿（Rise Time）和下降沿（Fall Time）典型值仅为 160 ps（在 20% 至 80% 的信号幅度下）。
• 逻辑输出架构：采用 CML（Current Mode Logic，电流模式逻辑） 输出。CML 是目前公认在数 GHz 级别高速传输中最稳定的逻辑接口之一。
• 低功耗与低工作电压：支持 2.5V 至 3.5V 单端供电，典型工作电流仅约几毫安。
• 极小封装：采用 SC70-6 封装，寄生电感与寄生电容极小，这正是产生皮秒级信号的核心物理基础。

二、 电路原理

为了方便大家彻底吃透该电路，我将整个系统划分为四个核心子系统进行逐一剖析：

1. 电源与多级高频去耦网络

在皮秒（ps）级别的电路设计中，“电源即信号”。如果供电轨不够干净，比较器翻转时的瞬态大电流会导致电源跌落，从而产生严重的**抖动（Jitter）**并使得上升沿变缓。

• 输入电源：外部通过 Type-C 接口引入 5V 电源，通过一片低噪声、高 PSRR（电源抑制比）的 LDO 稳压器（如常用的 ME6211C33M5G-N 等低噪声 LDO）稳压输出 3.3V。
• 多级去耦滤波：在 ADCMP606 的电源引脚（VCCI 内部输入供电、VCCO 输出级供电）上，并联了由 大电容 + 0.1μF 瓷片电容 + 10pF 超小高频电容 组成的滤波器。
  • 技术细节：10pF 的电容必须紧靠芯片引脚放置，用于滤除数 GHz 的高频开关噪声；而大电容则负责提供比较器翻转瞬态所需的电荷。此外，输入与输出供电之间通常通过**高频磁珠（Bead）**进行隔离，防止输出级的突变噪声串扰到敏感的输入端。

2. 滞回控制与防误翻转电路

• LE/HYS 引脚功能：ADCMP606 提供了锁存（Latch）与滞回（Hysteresis）复用引脚。
• 本方案中在该引脚与 GND 之间接了一个电阻。该电阻的大小决定了比较器的内部滞回电压大小。通过引入几毫伏到十几毫伏的滞回，可以有效防止输入端由于微弱噪声或信号爬升缓慢而导致的输出端“毛刺”和连续二次翻转，确保输出脉冲的干净利落。

3. 输入触发源设计

为了让脉冲发生器连续工作，输入端需要提供一个基准的方波或时钟信号：

• 自激/外部时钟：我在电路中在前端设计了一个简单的有源晶振作为触发源（例如使用 1MHz 或 10MHz 的有源晶振）。如果是想要用来作为 TDR 专门测量长线缆长度的话，可以自行更换为 50KHz 等低频的有源晶振。
• 关键认知：前级输入的时钟频率（例如 10MHz）只决定了脉冲的重复周期（100ns 触发一次），而绝对不影响输出脉冲的上升沿陡峭度。上升沿的快慢完全由 ADCMP606 内部 CML 差分管的开关切换速度决定。

4. CML（电流模式逻辑）输出与匹配结构

这是整个电路最核心、最精妙的部分。普通 CMOS 芯片输出是靠上下两个 MOS 管轮流导通，输出易受容性负载影响。而 CML 则是靠内部一个恒流源驱动一对差分晶体管。

• 内部端接：ADCMP606 内部集成了两个 50Ω 的上拉电阻（分别连接在 Q 和 /Q 到 VCCO 之间）。
• 单端输出的平衡优化：由于 CML 是差分结构，其 Q 和 /Q 的动态平衡非常重要。在我的设计中：
  • 主输出通道（Q）：通过一条严格控制特征阻抗的微带线，连接到一个高频隔直电容（通常选用 10nF~100nF、低 ESR 的电容）。该电容的作用是隔离掉 3.3V 的直流分量，只让几百毫伏的超快沿交流脉冲通过，最终引出到 SMA 或 BNC 接口。
  • 互补消纳通道（/Q）：如果让 /Q 悬空，会导致差分对内部电流失衡，进而在 Q 端产生严重的振铃（Ringing）和反射。因此，/Q 端必须通过一个 50Ω 的精密贴片电阻（建议 1% 或 0.5% 精度）接地，以吸收掉互补端的能量，确保波形完美、无过冲。

三、 PCB 高频布局布线

“硬件设计，三份靠原理图，七份靠 PCB 布局。”对于 160ps 上升沿（其包含的高频谐波分量高达 0.35/160ps≈2.18GHz0.35 / 160text{ps} approx 2.18text{GHz}0.35/160ps≈2.18GHz）而言，任何 1mm 长的富余走线都会变成一根电感，任何一个多余的过孔都会变成一个反射电容。

为了完美复刻出标称的皮秒级性能，我在 PCB 设计时严格遵守以下准则：

1. 50欧姆阻抗控制（Microstrip）：从比较器的输出引脚到输出接口的这截走线，必须是标准的 50Ω 特征阻抗传输线。
   • 建议：使用四层板工艺（结构为 Top-GND2-POWER3-Bottom）。利用阻抗计算工具，输入板厚、铜厚和介电常数（如 FR-4），计算出精确的走线宽度（通常在四层板下顶层线宽约为 0.4mm~0.5mm 左右）。
2. 零过孔、极短路径原则：从芯片输出引脚 →rightarrow→ 阻抗匹配电阻 →rightarrow→ 隔直电容 →rightarrow→ 输出接口心线，这部分走线必须全程走在 Top 层（顶层），绝对不允许打过孔切换层。器件之间紧密排列，走线总长度越短越好（最好控制在 10mm 以内）。
3. 地平面的完整性（Return Current）：输出微带线的正下方（第二层）必须是绝对完整的、未经任何切割的 GND 地平面。高频信号的实质是电磁波，其回流电流会在走线正下方的地平面上流过。如果地平面有裂缝，回流信号就会绕道，从而产生巨大的寄生电感，直接毁掉快沿。
4. 接口焊盘优化：在做输出端连接器设计时（例如我采用了焊接式的 BNC 公头/SMA 母头，如果是普通的五脚焊接式 BNC 公头，为了高频性能和阻抗匹配，需要掰掉侧边的两个接地脚），连接处的焊盘较大，容易产生寄生电容导致阻抗变低。可以适度将接口焊盘正下方的第二层地平面进行“掏空”（Keepout）来平衡阻抗。正面：反面：3D视图：

四、 性能测量

当成功把这个电路板焊接好后，如何去测量并验证这 160ps 的奇迹呢？这里隐藏着许多高频测量领域的“潜规则”，也是我调试时总结出的经验：实际示波器测量：测试示波器型号是DHO4204，带宽已解锁800MHz

一共测量两种频率的，1MHz与10MHz实际测出来的波形如下图所示：1MHz下测量结果：

10MHz下测量结果：

1. 为什么常规示波器测不出来？

很多同学复刻后，用实验室常见的 100MHz、200MHz 甚至 500MHz 示波器去测，结果发现上升沿变成了 1ns 甚至 2ns，以为自己做失败了。其实，这是因为示波器本身的带宽成为了瓶颈。

根据系统带宽与上升沿的级联公式：t实测=t信号2+t示波器2t_{text{实测}} = sqrt{t_{text{信号}}^2 + t_{text{示波器}}^2}t实测​=t信号2​+t示波器2​​

我们来简单计算一下：

• 1GHz 以内带宽计算公式为：BW=0.35/上升时间BW = 0.35 / text{上升时间}BW=0.35/上升时间，1GHz 以上使用：BW=0.4/上升沿BW = 0.4 / text{上升沿}BW=0.4/上升沿。
• 一个 500MHz 带宽的示波器，其自身的最快上升沿响应为：t示波器=0.35500MHz=700pst_{text{示波器}} = frac{0.35}{500text{MHz}} = 700text{ps}t示波器​=500MHz0.35​=700ps
• 如果用它测量我们 160ps 的信号，实测显示出来的数值将是：t实测=1602+7002≈718pst_{text{实测}} = sqrt{160^2 + 700^2} approx 718text{ps}t实测​=1602+7002​≈718ps

也就是说，不管你的信号多快，500MHz 示波器看到的永远不可能快于 700ps。若想真正看清 160ps 级别的前沿，至少需要一台 2GHz 带宽以上（最好是 4GHz 甚至更高的等效采样/实时采样）的高端示波器。

注：我自己在 800MHz 带宽的示波器（通道设置为 50Ω 输入阻抗）上进行了实测，测得的波形上升时间大约在 500ps~680ps 左右，这已经基本压榨出了该示波器自身的极限响应带宽。

2. 接线方式的绝对禁忌

• 严禁使用普通有线探头（如 10X 衰减探头）！普通探头的接地鳄鱼夹长达几厘米，其寄生电感在 GHz 频率下相当于断路，会引发极其严重的波形振铃和畸变。
• 正确做法：使用一根高品质的双头射频同轴线缆，一头接入脉冲发生器输出端，另一头直接拧到示波器的输入口。
• 示波器通道设置：必须将示波器的输入阻抗从默认的 1MΩ 切换为 50Ω 匹配模式！否则信号会在示波器端口发生全反射。

五、 实际应用：如何用它 DIY 一个 TDR 定位电缆断点

做好了这个模块，除了校验示波器，它最实用的功能就是作为 TDR（时域反射计） 源。

操作方法：

1. 准备一个射频的三通接头（T-Connector）。
2. 将三通的一端拧在我们的“快沿脉冲发生器”输出端，一端连接示波器（通道设为 50Ω 阻抗），第三端连接一根待测的射频同轴电缆或长导线。
3. 当快沿脉冲发出后，一部分能量直接进入示波器（显示第一个上升沿），另一部分能量向待测电缆传去。
4. 当电缆到末端（断路或短路）或者中途有破损时，由于阻抗突变，光速传播的电磁波会折返反射回来，再次被示波器捕捉到（显示第二个阶跃或下陷）。
5. 计算公式：通过示波器上两个沿之间的时间差 ΔtDelta tΔt，我们就可以用公式算出断点距离 LLL：L=v⋅Δt2=c⋅VF⋅Δt2L = frac{v cdot Delta t}{2} = frac{c cdot VF cdot Delta t}{2}L=2v⋅Δt​=2c⋅VF⋅Δt​其中 ccc 为光速，VFVFVF 为电缆的传播速度因子（常见同轴线约为 0.66）。 由于脉冲上升沿达到了皮秒级，这意味着它的空间分辨率非常高，连 PCB 走线上的阻抗突变或长线缆的断点都能精准定位！

六、 总结与个人建议

这个基于 ADCMP606 的快沿脉冲发生器，用极低的成本和精巧的低压设计，完美实现了以往昂贵仪器才具备的功能。

我的几点心得总结：

• 焊接难度：SC70 封装较小，建议使用细烙铁头配合助焊膏进行焊接，或者使用热风枪。
• 元件选型：隔直电容和输出匹配电阻请务必选用高质量、封装不大于 0603（推荐 0402）的贴片元件，以减少寄生效应。
• 低压安全：全程 3.3V，完全不用担心传统雪崩发生器的高压触电风险。

这个好玩、好用且充满硬核高频知识的小模块，非常适合每一位渴望进阶高速电路设计的朋友。如果有对阻抗匹配、电路细节感兴趣的同学，欢迎在评论区和我留言交流！

文章作者：Svan.注：本图文纯属技术交流，请勿用于商业售卖。