花样流水灯设计DE1-SOC开发板按键控制verilog

名称：花样流水灯设计DE1-SOC开发板按键控制verilog（代码在文末下载）

软件：Quartus II

语言：Verilog

代码功能：

输入时钟50MHz，控制10个led灯，间隔 0.1s 轮流点亮，拨动开关控制花式流水，至少完成两个样式。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在DE1-SOC开发板验证，其他开发板可修改管脚适配，板子如下：

部分代码展示:

//间隔 0.1s 轮流点亮
module light_water(
input clk,//50MHz
input SW,//拨动开关控制花式流水,至少完成两个样式
output reg [9:0] led//10个led灯
);
parameter div_num=32'd5_000_000;//仿真时将5_000_000改为500
reg [31:0] count=32'd0;
always@(posedge clk)
if(count>=div_num)//50M分频到10Hz
count<=32'd0;
else
count<=count+32'd1;
reg clk_10Hz=0;
always@(posedge clk)
if(count>=div_num/2)//50M分频到10Hz
clk_10Hz<=1;
else
clk_10Hz<=0;
reg [3:0] led_cnt=4'd0;//0~9
always@(posedge clk_10Hz)
if(led_cnt>=4'd9)
led_cnt<=4'd0;
else
led_cnt<=led_cnt+4'd1;//计数
always@(posedge clk)
if(SW==1)//方向1
case(led_cnt)

设计文档：

工程文件

程序文件

程序编译

管脚分配

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=252