基于FPGA的三位数的非负加法器设计VHDL代码VIVADO仿真

名称：基于FPGA的三位数的非负加法器设计VHDL代码VIVADO仿真

软件：VIVADO

语言：VHDL

代码功能：

实验室任务书

在FPGA中实现对通用逻辑和DSP元件(使用 Xilinx Ip核生成器)的和,差,移位,循环移位和乘法运算。输入采用板上的按钮和滑块,输出采用LED指示灯。

需要

1.两个非负三位数的加法器。

个数字设备必须有两个三位输入(滑块)和四个输出(发光二极管)。在进行加法操作时,必须考虑位溢出的可能性。要做到这一点,必须将项中的位数增加1。

使用以下模板声明模块接口

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 硬件连接

X1连滑块的0~2，x1连滑块的3~5；y连LED的0~3。

2. 工程文件

3. 程序文件

4. 程序编译

5. RTL图

实现图

6. Testbench

7. 仿真图

8. Tcl信息

部分代码展示:

-- Company: 
-- Engineer: 
-- 
-- Create Date: 2021/12/06 22:57:06
-- Design Name: 
-- Module Name: test - Behavioral
-- Project Name: 
-- Target Devices: 
-- Tool Versions: 
-- Description: 
-- 
-- Dependencies: 
-- 
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
-- 
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;
-- Uncomment the following library declaration if instantiating
-- any Xilinx leaf cells in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity test is
--  Port ( );
end test;

代码文件（付费下载）：

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=833