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  Xilinx FPGA进阶教学之PCIE接口开发
  

  蔡宇杰
  1 点赞 4 评论 发布于 2021/01/21
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  神经网络加速器与SOC芯片设计（十九）-FPGA上板演示，Roofline模型与能效评估
  

  蔡宇杰
  7 评论 发布于 2019/11/28
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  神经网络加速器与SOC芯片设计（十八）
  

  蔡宇杰
  1 评论 发布于 2019/11/28
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  乘加器优化与卷积运算电路的架构设计——神经网络加速器与SOC芯片设计（十六）
  

  蔡宇杰
  1 评论 发布于 2019/11/28
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  卷积运算的循环顺序修改与乘加器阵列映射——神经网络加速器与SOC芯片设计（十五）
  

  蔡宇杰
  1 评论 发布于 2019/11/28
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  定点数运算与权重在内存中的排布方式——神经网络加速器与SOC芯片设计（十四）
  

  蔡宇杰
  发布于 2019/11/28
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  通用池化运算单元架构设计与工程实现——神经网络加速器与SOC芯片设计（十三）
  

  蔡宇杰
  发布于 2019/11/28
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  特征的内存映射方式、通用池化运算单元的功能需求与架构设计
  

  蔡宇杰
  发布于 2019/11/28
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  加速器中的访存模块与内部总线的原理（下）——神经网络加速器与SOC芯片设计（十一）
  

  蔡宇杰
  发布于 2019/11/28
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  加速器中的访存模块与内部总线原理（上）——神经网络加速器与SOC芯片设计（十）
  

  蔡宇杰
  发布于 2019/11/28
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  DMA的工作原理与基于AXI-HP总线的DMA模块设计——神经网络加速器与SOC芯片设计（九）
  

  蔡宇杰
  4 评论 发布于 2019/11/28
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  AXI4-HP总线（二）——神经网络加速器与SOC芯片设计（八）
  

  蔡宇杰
  发布于 2019/11/28
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  RS485协议与基于FIFO收发的数据通路设计——神经网络加速器与SOC芯片设计（七）
  

  蔡宇杰
  5 评论 发布于 2019/11/28
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  AXI-lite协议细讲、寄存器访问的通路设计与GPIO——神经网络加速器与SOC芯片设计（六）
  

  蔡宇杰
  发布于 2019/11/28
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  上板实验、AXI-lite从设备与波形抓取、搭建仿真环境——神经网络加速器与SOC芯片设计（五）
  

  蔡宇杰
  发布于 2019/11/28
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  AXI4-lite协议解读，IP封装与总线挂载——神经网络加速器与SOC芯片设计（四）
  

  蔡宇杰
  发布于 2019/11/28
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  由SRAM到DRAM——神经网络加速器与SOC芯片设计（三）
  

  蔡宇杰
  2 评论 发布于 2019/11/28
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  双端口RAM时序、利用双端口RAM的模块设计——神经网络加速器与SOC芯片设计（二）
  

  蔡宇杰
  3 评论 发布于 2019/11/28
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  神经网络加速器与SOC芯片设计（十七）
  

  蔡宇杰
  8 评论 发布于 2019/11/28
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  Verilog与数字逻辑、FPGA内部结构、初识BRAM——神经网络加速器与SOC芯片设计（一）
  

  蔡宇杰
  8 评论 发布于 2018/12/26

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