芯耀
与非AI
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1net寄生电容算给谁
数字IC STA与物理设计中，单条Net同时挂载输入、输出引脚时，寄生电容有明确计算逻辑。连线、过孔产生的走线寄生电容属于整条Net的公共属性，时序计算时全部归驱动端Output Pin承担。
Net总负载由两部分构成：网络自身寄生电容、所有接收端Input Pin的栅输入电容Cin。驱动输出端需要对全部电容充放电，工具计算转换时间、时序、功耗时，会将两类电容累加作为该Output Pin的总负载。
输入引脚仅自带固有栅电容Cin，不分摊网线寄生电容。Input Pin仅接收信号，无驱动电流输出，因此不会把Net走线RC计入自身负载，仅自身Cin参与输入端口时序计算。
举例说明：Output驱动3个输入引脚，Net寄生2fF，每个输入Cin为1fF。驱动端总负载=2fF+3×1fF=5fF；每个输入引脚仅承担自身1fF栅电容。
2net寄生电阻算给谁
在数字IC设计与静态时序分析（STA）中，Net的寄生电阻、寄生电容属于整条互连线的公共物理属性，不归属任意引脚。但在时序计算模型中，所有Net寄生RC均由驱动端Output Pin承担，Input Pin仅作为被动负载。
Net寄生电阻由金属走线、过孔的物理结构产生，均匀分布在整条网络上。信号翻转时，驱动端输出电流必须穿过整条走线寄生电阻，为网络寄生电容和所有接收端栅电容充放电，由此产生线延迟。因此寄生电阻整体归属驱动端的负载网络，是计算Output Pin转换时间、互连延迟的核心参数。
作为信号接收端的Input Pin无驱动能力，不承担任何走线寄生电阻。Input Pin仅贡献自身固有输入电容Cin，作为寄生电阻末端的负载节点参与时序计算，不会分摊走线电阻带来的延迟损耗。
后端提取的SPEF寄生文件可直观验证该规则：文件通过Driver字段标记唯一驱动Output Pin，将整条Net的RC网络归其所有；同时通过Loads字段罗列所有输入负载引脚，明确区分驱动端与被动负载端。
综上所述，Output Pin主动驱动信号，需承担Net全部寄生电阻与寄生电容；Input Pin仅被动接收信号，只提供自身栅电容，不承担走线寄生电阻与布线负载。该规则适用于所有综合、物理设计和STA签核工具。
3input pin自身电容的充放电是不是算了两次
在静态时序分析中，很多人会误以为Net寄生电容与输入引脚栅电容存在重复计算，实际工具仅单次累加，不存在重复统计，核心原因是混淆了物理现象与STA计算模型。
STA模型中，输入引脚Input Pin属于纯被动负载，仅提供自身栅电容Cin，不参与任何充放电与时序运算。所有时序、延迟、转换时间的计算，全部由驱动端Output Pin完成。
驱动单元的总负载电容为网络寄生电容与所有接收端Cin的总和，该总电容仅作为驱动单元查表的唯一负载参数，结合输入翻转斜率，一次性查询单元时序库，得出单元延迟与输出slew，全程只计算一次充放电过程。
物理层面信号先经过走线寄生电阻，再对输入栅电容充电，但STA采用集总电容等效模型，将两类电容统一合并为驱动端总负载，简化时序计算，不存在分段重复统计的问题。
输入引脚仅作为负载节点存在，工具不会对Input Pin做二次时序与功耗计算，不会重复计入电容负载。简言之，所有RC负载压力、充放电延迟、时序损耗均由输出驱动端承担，输入引脚只贡献电容数值，不参与运算，彻底避免电容重复计算问题。
4net 上的寄生电容是不是被用了两次
STA中Net寄生电容与输入引脚电容会参与两次运算，但不属于重复计算，核心原因是两次计算对应的物理过程完全独立，分别对应单元延迟和布线延迟。
第一次用于Cell Delay计算：工具将网线寄生电容与所有输入端栅电容汇总为总负载电容，结合输入翻转斜率，查询时序库LUT，计算驱动单元内部晶体管翻转延迟与输出slew。此步骤仅评估驱动单元带载能力，模拟信号推出单元端口的耗时，不涉及金属走线传输过程。
第二次用于Net Delay计算：信号离开驱动单元后，工具利用网线真实RC寄生参数，通过Elmore等模型计算信号在金属互连上的传输延迟。此时RC网络用于模拟信号克服走线电阻、为网线电容和负载电容充电的过程，仅计算线端传输耗时。
两者物理流程串行独立、互不重叠：Cell Delay是单元内部翻转耗时，Net Delay是片上走线传输耗时，共同构成完整路径延迟。电容两次参与运算，只是分别服务于单元带载查表、走线RC传输建模两个不同阶段。
电容复用是STA标准建模方式，不存在重复计算，也是先进工艺中线延迟占比极高、需要通过布线优化降低延迟的底层原理。
5cell delay使用了net寄生电容查表，那 net day 为何还要再算一次
很多人会疑惑：负载电容已用于计算Cell Delay，是否会覆盖、重复叠加Net Delay？答案是二者首尾衔接、独立计算，不存在包含与重复问题。
真实芯片中，MOS管导通后的信号传输是连续分布式RC充放电过程，走线充电与信号向前传播同步进行，不存在电容充满后信号才传输的先后顺序。
STA通过分层建模拆分整个传输过程：Cell Delay依托Lib库集总电容模型查表计算，以驱动端Output Pin电压达到50%VDD阈值为终止节点，仅用于表征晶体管内部翻转、克服整体负载阻力的耗时。此时仅输出端口电平达标，网线远端电容未充电、信号未抵达接收端。
Net Delay以Cell Delay结束为起点，基于真实提取的走线RC寄生参数，计算信号从驱动端口出发，沿金属互连网络逐级传输、为线路及负载电容充电，直至输入引脚电平达到阈值的耗时。
二者可类比接力过程：Cell Delay是信号克服负载阻力、跑出单元内部的第一阶段耗时，Net Delay是信号穿越走线RC网络、抵达接收端的第二阶段耗时。
最终时序路径总延迟为Cell Delay与Net Delay直接相加，两段物理过程独立衔接、各司其职，精准还原芯片真实信号传输过程，完全不存在重叠、包含与重复计算的问题。
6Input Pin输入转换transition时间决定因素
在数字IC时序分析中，Input Pin的输入转换时间（input transition/slew），核心由前级驱动能力、走线RC寄生、负载、串扰、工艺偏差五大因素共同决定。
最核心两大决定因素是前级输出斜率与网线RC参数。前级驱动单元的输出slew是输入转换时间的基础，驱动单元尺寸越小、带载越重，输出翻转边沿越缓，会直接导致后级输入引脚转换时间变差。同时金属走线的寄生电阻与分布电容构成RC延迟网络，走线越长、线宽越窄、布线层越低，RC时间常数越大，信号边沿被持续钝化拉长。
其次，Net上所有下级输入引脚的总栅电容Cin属于关键负载，负载电容越重，前级充放电速度越慢，间接恶化输入slew。高密度布线场景下，相邻走线的耦合串扰会干扰信号电平，拉伸边沿、造成转换时间超标，影响信号完整性。
此外，工艺、电压、温度偏差及OCV/AOCV时序悲观模型，会放大器件导通电阻，进一步放缓信号翻转速度。后端SPEF寄生提取精度、RC建模方式，也会轻微影响最终计算的输入转换时间数值。
7驱动信号经过 cell 内部的信号衰减，sta 如何表征
驱动信号在Cell内部的衰减、边沿退化，全部通过Liberty时序库查表机制量化表征，核心依靠输入转换时间slew + 输出负载电容双维度查表。
晶体管导通存在导通内阻，信号穿越单元内部多段有源器件时会产生电压斜坡衰减、边沿变缓，该衰减效应提前通过晶体管仿真预存到.lib库中。工具读取当前路径的输入slew与输出总负载电容，双索引查询表格，得到两项关键结果：单元延迟Cell Delay、输出转换时间Output Slew，二者直接量化单元内部带来的信号衰减。
负载越大、输入边沿越平缓，单元内部充放电损耗越高，输出slew退化越严重，直观体现内部衰减。库中还包含输出压摆、阈值电压等参数，区分上升/下降沿不对称衰减特性。
先进工艺下OCV/AOCV/POCV会额外叠加工艺电压温度偏差，对查表得到的延迟与slew施加悲观缩放系数，放大单元内部器件漂移带来的额外信号衰减。
串扰、走线RC属于单元外部衰减，仅影响输入slew输入查表，不参与描述Cell内部损耗。简言之，STA依靠时序库二维查表量化单元内部信号衰减，用输出slew直观体现边沿退化，搭配OCV系数补偿工艺波动带来的额外衰减。
