加减乘与非运算的ALU设计Verilog代码Quartus DE2-115开发板

名称：加减乘与非运算的ALU设计Verilog代码Quartus  DE2-115开发板

软件：Quartus

语言：Verilog

代码功能：

加减乘与非运算的ALU设计

1、设计CPU上的ALU模块

2、支持加、减、乘、与、非运算

3、在DE2-115开发板上验证

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在DE2-115开发板验证，DE2-115开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚分配

6. Testbench

7. 仿真图

整体仿真图

寄存器模块

控制模块

显示模块

部分代码展示:

`timescale 10ns/1ns
//ALU
module alu(
input clk,//时钟
input [17:0]SW,//输入拨码开关SW0~7
input key0,//输入按键
output [6:0] HEX3,//7 segment display output
output [6:0] HEX2,//7 segment display output
output [6:0] HEX1,//7 segment display output
output [6:0] HEX0,//7 segment display output
output [15:0] led
);
wire [7 :0]in0;//输入8bit,操作数A
wire [7 :0]in1;//输入8bit,操作数B
wire [15 :0]out;//结果--led显示
assign led=out;
//寄存器
reg_in i_reg_in(
.clk(clk),//时钟
.in0_SW(SW[7:0]),//输入8bit,拨码开关SW0~7
.in1_SW(SW[15:8]),//输入8bit,拨码开关SW8~15
.key0(key0),//输入按键
.in0(in0),//输入8bit,操作数A
.in1(in1)//输入8bit,操作数B
);
//控制模块
alu_ctrl i_alu_ctrl(
.in0(in0),//输入8bit,操作数A
.in1(in1),//输入8bit,操作数B
.op(SW[17:15]),//输入运算符,SW
.out(out)//结果--led显示
);

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1168