芯耀
与非AI
1954
一、什么是电子封装
电子封装技术是半导体产业中的关键技术之一，它为集成电路（Integrated circuit，IC）提供了必要的物理保护与电信号传导，同时也确保了芯片在工作环境中的稳定性与可靠性，其核心功能包括：
1）机械保护，隔绝湿度、粉尘等环境侵蚀，防止芯片受物理冲击或化学腐蚀；
2）电信号传递，建立稳定电信号通路，减少信号延迟和串扰；
3）热管理，通过封装材料与结构设计实现良好的散热，避免温度过高导致器件性能衰减。
简单来说，封装就是把原始生产的芯片给包裹起来，类似于我们寄快递时的打包。从产线生产出来的芯片类似一个花瓶，如果不进行打包邮寄，在运输过程中很容易破碎损坏。
根据对芯片打包的不同阶段，可分为不同等级。
将晶圆（Wafer）切割成单独的裸芯（Die）是半导体封装的第一步，被称为零级封装；
将单个或多个裸芯组装至支撑基板，并实现电信号传导，被称为一级封装；
将一级封装后的芯片安装到电路板上，与其他的电子元件实现互连，被称为二级封装；
最后，将带有芯片和模块的电路板安装到主板上，形成一个完整的电子设备，被称为三级封装。
数值越小，难度越大，一级封装技术作为半导体封装体系的基础支撑，其技术门槛和复杂度是最高的。它不仅直接影响芯片的功能完整性和稳定性，还决定了整个封装系统的性能。
二、电子封装技术的发展
电子封装技术的发展可追溯到20世纪初，早期的电子器件是手工焊接的，没有专门封装，这限制了电子设备的可靠性和稳定性。20世纪50年代至60年代初，基于传统二极管、晶体管的电子设备开始出现封装技术。这些封装方式主要是用金属或树脂外壳保护电子元件免受环境影响。
70年代初，随着微电子技术的快速发展，小型集成电路开始采用双列直插封装（Dual Inline Package，DIP），这种封装方式具有成本低，结构简单，便于使用等特点。
然而，随着元器件小型化和多样化发展，集成电路规模不断提升，所需元器件数量增多， 因此表面贴装技术（Surface Mount Technology，SMT）应运而生，区别于传统DIP封装，SMT技术大多不采用穿孔插装，而是将元件直接焊接到印刷电路板（PCB）表面。SMT技术主要包括多种封装类型：
小外形封装（Small Outline Package，SOP），方型扁平式封装（Quad Flat Package，QFP），球栅阵列封装（Ball Grid Array，BGA），栅格阵列封装（Land Grid Array，LGA）等形式。
这种封装方式减小了电子设备的体积，提高了集成度和散热能力，也为更先进的器件和系统提供了空间。
近二十年来，电子封装技术进入飞速发展时期，为了满足不同需求下的性能提升，封装形式也是多种多样，根据器件封装尺寸、结构和应用领域的不同而有所差异。基于SMT发展出了从芯片正面朝上的外部引线键合（Wire Bonding，WB）或载带键合（Tape Automated Bonding，TAB），到将元器件朝下焊接到基板、载体或者电路板上的倒装互连（Flip-chip，FC）形式。由于倒装芯片不受外部互连空间限制，面阵列可在更小空间里提升传输接口（In/Out，I/O）数量，并可对裸芯片背面进行直接冷却。
随着摩尔定律逐渐逼近物理极限，通过单一芯片的尺度微缩来提升系统性能的传统路径已面临巨大挑战，先进封装技术因此成为延续半导体产业发展、实现更高集成度与更优性能的关键赋能者。以引线键合（Wire bonding）和载带自动键合（Tape automated bonding）为代表的早期的一级封装方式，已无法满足低信号延迟、高带宽和高集成度等日益增长的技术需求。
先进封装技术，如Chiplet、Chip-on-Wafer-on-substrate（CoWos）、System of Integrated Chips（SoIC）和 Foveros 等，正逐步得到应用。
其核心演进逻辑在于通过高密度互连实现多芯片系统的性能最大化。这些技术的不断进步，为现代电子设备提供更强的支持，满足更高集成度、更小尺寸、更高可靠性以及更低功耗的要求。
而图(b)则展示了一种集成封装结构，多个Die被共同封装在一起，并通过中介层（Interposer）进行互连转接。
如图(c)所示，搭载多个Die的中介层与封装基板相连，在集成其他元件后完成一级封装。该封装方式显著缩短了 Die间的互连距离，有助于降低信号传输延迟，并提升信号完整性与系统可靠性。
同时，其优化了空间布局，进一步提高了集成密度，顺应了电子设备小型化、高性能和低功耗的发展趋势。
先进封装技术作为超越“摩尔时代”的关键手段，涵盖了从板级到晶圆级的封装过程，涉及前道芯片制造诸多技术，主要包括扇入型（Fan-in）转向扇出型（Fan out）技术，芯片或载板的重布线层（Redistribution layer，RDL）技术，多芯片的系统级封装（System in package，SIP）技术，系统级单芯片（System on chip，SOC）技术，芯粒（Chip-let）技术，制备芯片垂直互连的Si/玻璃通孔（Through Silicon/Glass-Vias，TSV/TGV）技术，微机电系统（Micro-Electro-Mechanical-System，MEMS）封装技术，以及无凸点式的非流动堆叠键合技术等方向发展。
结构上从平面到2.5D/3D封装的多芯片异质异构集成，片内片间的协同设计灵活性和复 杂性不断提高，对相关半导体设备、材料、工艺等方面也提出了越来越多的挑战。
简单来说，封装的发展趋势就和我国城市化发展进程是一样的，以前大家都住在农村，住宅分布很零散，你要去找你的小伙伴玩，出门后你要走十来分钟，或者骑上自行车，风里来雨里去的来到你朋友家。路途的颠簸、冬天的狂风让你瑟瑟发抖。有可能你在半路摔了一跤而没有去成，这种情况发生在芯片内部就是信号传输的中断。而农村房子的分布方式在芯片领域被称为平面封装，房子散落在村庄各个角落，独立存在。
而现在，当人们涌入城市后，住宅发生了变化，你和你的小伙伴都住进了高楼，而且你们住在同一栋楼里，你去找你的小伙伴再也不用骑车，只用走几步，到电梯门口你按一下电梯，电梯就把你运送到了你的小伙伴家门口。
如果把你变成芯片的信号，那信号传输的速度就指数级上升了。这种将住宅从平房改成高楼的方式，就是先进封装的发展过程。
三、芯片2.5D/3D封装技术概述
基于TSV结构的2.5D/3D-IC是一种先进的半导体制造技术，可在不改变封装体尺寸的前提下，实现两个以上堆叠芯片的内部垂直互连。
具有集成度高，封装体积小，互连线短，信号传输快，寄生电容和电感低，功耗低，可靠性和稳定性高等诸多优点。
虽然芯片堆叠概念在上世纪80年代被提出，早期主要是基于胶键合或焊料凸点键合以实现封装体之间的堆叠（Package-on-Package，PoP），逐渐发展为单封装体内的多芯片堆叠技术（Chip-on-Chip，CoC），以及在晶圆级实现芯片的堆叠（Wafer-on-Wafer，WoW）制造。
目前，按照是否基于TSV或TGV的无源转接板（Interposer），将芯片堆叠的2.5D和3D封装技术进一步细化。
上图展示了2.5D/3D-IC的制造（封装）发展路线，2.5D封装是借助Interposer 上的通孔、金属重布线（Redistribution layer，RDL）、微凸点（Micro-bump）和外部导线等结构，实现芯片与芯片，芯片与封装基板间更高密度异构互连。
而理想的3D封装是无需借助Interposer，通过直接在芯片上制备TSV结构实现信号垂直交流，并通过键合技术实现芯片间的堆叠互连。
在先进封装架构中，互连技术通过构建高密度三维电信号传导网络，实现芯片间信号、功率与数据的高效传输。
芯片的原材料是硅，硅是半导体，硅这种材料的导电性并不好，将硅做成晶体管后，里面分布的各种晶体管相互之间是怎么能联系的呢？
那就需要建立晶体管相互联系的导线，也就是铜。
其中基于金属-金属/介质-介质（通常为Cu-Cu/SiO2-SiO2）的直接混合键合技术，实现晶片有源或无源面之间的无凸点式堆叠，将极大缩短互连间距，提高集成度，为芯片性能提升和能源效率提高创造了新的可能性，因此该技术也被称为“终极封装”。
再分布层 （Redistribution layer，RDL）、凸点下金属层（Under bump metallization，UBM）、钎料凸点（Bump）及硅通孔（Through-silicon via，TSV）作为核心互连载体，其制造均依赖电镀铜（Cu）技术实现。
可见Cu互连技术的角色已从传统印制电路板（Printed circuit board，PCB）层面的互连，深入到了芯片本身与封装体内部微米乃至纳米尺度的立体互连网络构建。此外，UBM和Bump电镀制备后，还需运用钎焊技术实现器件之间的互连。可以说，电镀Cu与钎焊是先进封装互连中不可或缺的重要技术。
四、铜互连的电镀制备技术
芯片在制造出来后，其表面用于连接的输入/输出触点（Pad）通常非常小，并且间距很窄。但是，外部中介层或封装基板的线路间距要大得多。这就产生了间距不匹配的问题。RDL的核心目的就是解决这个间距不匹配的问题。RDL 是一种图案化的金属电路，在封装体中负责重新分配芯片上的信号和电源，普遍应用于扇出型封装（Fan-out）和中介层布线。
它就像是在芯片表面或中介层中修建的“立交桥”，将原本排列密集的芯片焊盘重新分布到更宽松、更理想的位置，以便于与外部连接。在制作完RDL后，重新规划出新的、更大的焊盘位置，然后电镀制备UBM层，下图为典型的电镀制备RDL和UBM的方法示意图。
在完成前道工艺制备后，首先在晶圆表面沉积一层绝缘层，起到保护和隔离的作用，并通过光刻、显影、刻蚀等工艺在聚合物层表面形成图案化沟道，暴露出芯片输入/输出口。
接着，进行溅射制备黏附层和种子层，并涂敷光刻胶后曝光显影，预留出用于填充Cu线路的沟道。
由于此时只有暴露的种子层导电，因此可通过电镀方法在预留区域沉积Cu线路。随后去除光刻胶，刻蚀掉多余的种子层和黏附层，完成Cu线路的电镀工艺。
多层RDL即为重复该过程，UBM的制备方法与此类似，但在UBM制备后，还需要在其表面制备钎料合金，回流后形成钎料Bump。
当Bump尺寸缩小至微米级时，称为微凸点（μbump），此时需要在钎料Bump之下电镀Cu凸点，如下图所示，以防止μbump之间形成钎料桥接，从而支持更高密度的μbump互连。
目前，对于高深宽比TSV的盲孔内多采用“自下而上（Bottom-up）”电镀方法，从而实现无空洞、低电阻和高可靠的金属Cu填充。
在上图中，通过特殊添加剂（加速剂、抑制剂和整平剂等）的相互作用来抑制孔外表面而加速孔内的金属沉积速率：
抑制剂主要为一些大分子通过强吸附在孔表面位置来抑制Cu沉积；
加速剂为易扩散的小分子添加剂，在孔底部聚集来抵消抑制剂的作用而加速底部Cu沉积速率；
整平剂/增亮剂为抑制表面曲率分布引起的高电场区域的快速沉积，从而提高沉积均匀性。在电沉积过程中需要仔细调控关键参数，即种子层和预湿过程的优化、溶液添加剂水平和电镀电流密度等，影响孔内填充质量的关键因素是孔径和深度、电流密度、功率波形等条件。
以及Bottom-up填充工艺的电解液中最佳添加剂浓度对填充也起着重要影响，但添加剂在工艺控制方面的复杂性和高消耗将导致高工艺成本。
此外，在高深宽比TSV内无空隙沉积Cu仍然是一个挑战，由于电镀液难完全进入深且窄的孔内，内壁润湿不足会导致电镀液在不完全润湿的局部点保持开放，将造成填充空隙和性能退化。
为实现TSV内均匀且致密的金属填充，表面处理方法改善Cu籽晶层对镀液润湿性十分重要，例如等离子体、紫外（UV）光和湿法处理等，以改善高深宽比孔内润湿特性。
特别是由于润湿不足易导致底部产生大的空洞，需配合搅拌或真空预处理等手段辅助镀液渗透，从而实现均匀、完全和无空隙的Cu填充。
TSV电镀存在填充时间较长、电镀面Cu厚、缺陷率高以及后续抛光工艺难控制等问题。此外，虽然目前电沉积被普遍用作TSV填充主流手段，但化学镀具有无需通电、更灵活、设备依赖性低和高保形沉积等特点在某些场合也有应用，但存在添加剂成本高等因素限制。
最后，对于TSV沉铜完成后的表面处理工艺主要包括晶圆清洗、表面抛光、背面减薄以 及表面加工和再制造等步骤，具体的TSV完整工艺流程还取决于芯片生产方式。
五、TSV的制造工艺
自从1954年威廉姆·肖克利首次提出使用TSV技术以来，直到最近这项技术才被引入到大批量生产中。
TSV工艺涉及的关键步骤主要包括：
通孔制备，薄膜沉积，金属填充，后处理等工艺。
目前先进芯片中的TSV在每平方厘米上可达几万甚至十几万个的分布密度，单孔径可以小于5~10μm，深宽比可达20以上。
与IC发展类似，随着直径、深宽比和间距等关键尺寸不断缩小，TSV技术也面临诸多挑战。
制备高质量受控轮廓的Si上通孔是TSV工艺的第一步，也是最关键的一步，其中通孔的圆度、垂直度、准直度、侧壁粗糙度等将直接影响后续工艺。
由于Si是硬脆材料，所以传统机械加工不能用于微结构制备。早期利用激光束引起Si的蒸 发或烧蚀制备通孔，但存在热应力、结构损伤、效率低、侧壁粗糙以及半导体工艺兼容等问题。
此外，湿法刻蚀由于设备依赖性低，刻蚀速率高，对衬底无损伤，低成本等优点在MEMS制造中广泛应用，但它并不适合制造高深宽比垂直孔，并且可能存在离子污染。
目前，Si深孔的制备主要采用Bosch 推广的深反应离子刻蚀（DRIE）方法，如下图所示：
该方法通过蚀刻和钝化步骤交替进行，能够实现数百微米的刻蚀深度，适用于极高深宽比通孔制备，同时确保侧壁几乎垂直。自Bosch工艺问世以来，经过不断的调整和改进，这一方法具有高掩膜选择性、快速刻蚀速率、刻蚀速率均匀性和轮廓精度良好、能有效抑制缺口产生，并展现出高深宽比刻蚀的能力。
关于硅通孔的整个过程，我们可以举一个例子，硅通孔有点类似我们在地上挖洞，这个洞的要求非常圆，非常深，洞的侧壁垂直，洞口的直径要小。
常规挖洞的方法是用铁锹，但铁锹只能挖靠近洞口的部分，再往深挖就困难了。
芯片中的湿法刻蚀就像拿着一个高压水枪对着洞口冲刷，这样挖洞效率很高，洞也圆，就是容易冲刷出锥形的洞。
博士工艺的整个过程就是拿着一把高压气枪，一边将洞口的泥土吹出来，一边把成型好的洞侧壁刷一层水泥。刷完水泥接着吹泥土，又水泥的地方不受气流的影响，其他没水泥的地方泥土一点一点松动被吹出，后面吹出来的都是更深层次的泥土，就这样一点一点的，把洞挖的越来越深，而侧壁又很陡峭垂直。
实现Si芯片上的垂直电互连还需将TSV内进行导电化处理。由于Si是种半导体材料，既没有很好的导电性也没有很好的绝缘性，需要通过物理气相沉积（PVD）、化学气相沉积（CVD）、原子层沉积（ALD）等手段制备绝缘层、粘附阻挡层和种子层等以实现孔内金属化。
为满足小尺寸下高速信号的传输和功耗要求，还需在TSV内通过电镀、化学镀或直接灌注等手段填充实心的金属电极，以及后续互连表面的再制造等步骤，最终TSV的完整结构如下图：
六、芯片堆叠键合技术
基于TSV芯片的堆叠互连技术，如下图所示，主要包括采用焊料凸点或金属微凸点的热压键合，以及基于Cu/绝缘介质的无凸点式混合键合技术。
在芯片表面移植微焊球，或沉积由金属或合金制备的金属或焊料微凸点，两个晶圆暂时由表面微凸点通过热压或回流临时键合，为提高界面强度和可靠性，将液态黏合剂通过真空注入键合间隙，通过黏合剂固化以完成芯片堆叠键合，该技术已经成熟且相对稳定，键合界面具有较低的电阻和良好的机械强度。
然而，当间距减小到10 μm以内，存在焊料间易形成金属间化合物（IMC）导致脆性增大，界面扩散及柯肯达尔孔洞影响增加，填缝胶水的毛细流动受限，以及互连间距缩减导致在热压键合过程中的对准精度和焊料变形、挤出短路等可靠性问题。
基于Cu/绝缘层的无凸点混合键合技术可避免上述问题，更适合在高密度、小型化和层次化的3D集成中应用。
其中，Cu-Cu/BCB混合键合技术在实现高密度芯片堆叠上较为成熟，利用光刻实现图形化金属Cu微凸点沉积，并涂覆BCB聚合物胶键合层，在一定温度条件下实现部分固化，再采用化学机械抛光（Chemical Mechanical Polishing，CMP）去凸点化，暴露出平坦化的金属/有机混合键合界面，通过对准并在一定温度和压力下实现 Cu-Cu 直接扩散键合和 BCB 的完全固化键合。
但该技术仍存在如下缺点：实现BCB的部分固化需严格控制工艺，增加技术难度；涉及复杂的 CMP 过程以暴露出平坦的图形化金属/有机混合键合层技术难度高；
图形化的键合表面需要较高的对准精度；需要高温退火（≥300 °C）释放键合应力，实现BCB的完全固化以及Cu的扩散键合；存在有机物键合层热导率过低，不利于散热等缺点。
对于非黏合剂的金属-金属/介质-介质的直接混合键合技术几乎消除了芯片堆叠界面厚度（<2 μm），可实现晶圆级的低温直接键合，是目前最先进的互连技术之一。在TSV芯片键合中，金属材料通常为Cu，介质材料通常为SiO2，Cu的优异导电性使其成为高效的互连材料，而SiO2则提供良好的绝缘性能。关于单独实现Cu-Cu 的直接键合或SiO2-SiO2的直接键合已经被广泛研究并应用。Cu-Cu的直接键合，需要确保Cu表面平整、清洁，并表面避免被氧化，在对准后施加压力并加热，使接触界面Cu发生塑性变形以匹配微接触，经过保持一段时间的热压使金属原子发生界面扩散，晶粒长大以形成牢固的Cu-Cu键合结构。
对于SiO2-SiO2的直接键合，由于SiO2硬度大脆性高，无法塑形变形，因此需要十分平整洁净的表面，局部粗糙度要求通常要小于0.5nm，再经过化学湿法或等离子干法处理等手段，使表面悬挂大量羟基活性基团，先通过毛细力预键合后再经过高温退火处理，界面悬挂间发生脱水反应形成共价键，同时接触间隙逐渐闭合实现晶片键合。
基于TSV技术的Cu-Cu/SiO2-SiO2直接混合键合，与目前Si基半导体工艺相兼容。不同类型的芯片，包括处理器、存储器、传感器等，可以通过混合键合技术堆叠在一起，实现高密度的垂直互连，提高芯片性能，同时还能有效控制信号干扰和功耗，为先进的3D-IC封装提供了可靠而高效的解决方案。
目前，防止空洞和纳米级表面轮廓控制以支持可靠的混合键合技术的难点在于：
（1）Cu/SiO2表面平坦化处理，由于Cu和SiO2两种材料属性差异较大，要实现异质材料在同一平面的键合，需探索特殊的CMP工艺；
（2）Cu/SiO2混合异构表面的特殊制备，考虑热膨胀系数（Coefficient of Thermal Expansion，CTE）的差异，通常需将Cu处理高度略低于SiO2平面，可避免Cu膨胀后对SiO2键合界面的顶开，但要保证形成Cu-Cu的接触扩散；
（3）Cu/SiO2表面协同活化处理策略，在保证两种材料的表面粗糙度满足键合前提下，如何在避免Cu氧化的前提下有效提高SiO2表面亲水活性；
（4）高精度对准，由于图形化的高密度，窄间距异质材料平面，对准精度将很大程度影响键合效果；
（5）背面减薄，工艺兼容性，应力调控，可靠性保证，成本控制，以及键合良率等复杂问题。
七、先进封装面临的挑战
尽管先进封装技术具有巨大的潜力，但其面临的挑战也不容忽视。
首先，复杂的堆叠设计和互连方式带来了热管理问题。因此如何有效降低产热、提高散热效率，以确保芯片稳定工作，已成为当前封装技术发展的关键课题之一。
根据著名的“十度法则”，在一定温度范围内，晶体管使用温度每升高10 °C，其寿命将减小一半，同时过热还将严重限制芯片性能及可靠性，对电子元件造成不可逆转的损伤。
其次，信号延迟在封装技术中也是一个不可忽视的问题，特别是在高频和高带宽芯片中尤为明显。如何优化互连结构、开发低阻抗的互连材料，减少信号延迟，已经成为提升信号传输质量的关键。
此外，在先进封装中，互连的可靠性是确保整个系统稳定运行的基础。鉴于封装技术的复杂性和多芯片堆叠结构的特性设计，互连部分需应对极高的机械应力和热冲击挑战。
因此，如何精确控制互连工艺并开发新型材料，以确保芯片间互连的高可靠性，保障系统的长期稳定，已成为一个亟待解决的核心挑战。
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