分频器和数据选择器设计VHDL代码Quartus仿真

名称：分频器和数据选择器设计VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

EDA课程设计要求

课程设计题目

(1)设计一个分频器,该分频器可以实现8分频的功能,使用波型仿真工具验证功能;(必做题)

(2)设计一个数据选择器,该数据选择器具有功能选择端sel,当sel为1时,可以实现16选1数据选择器,当sel为0时,可以实现8选1数据选择器,使用波形伤真工具验证功能

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

Quartus9.0版本

分频器

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真图

选择器

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
--分频器
ENTITY divider IS
   PORT (
      clk_in   : IN STD_LOGIC;--时钟
      rst_n    : IN STD_LOGIC;--复位
      clk_div  : OUT STD_LOGIC--输出
   );
END divider;
ARCHITECTURE trans OF divider IS
   SIGNAL clk_buf : STD_LOGIC;
   SIGNAL cnt     : STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
   PROCESS (clk_in, rst_n)
   BEGIN
      IF ((NOT(rst_n)) = '1') THEN--复位
         cnt <= "000";
      ELSIF (clk_in'EVENT AND clk_in = '1') THEN
         IF (cnt = "111") THEN--计数0~7
            cnt <= "000";
         ELSE
            cnt <= cnt + "001";
         END IF;
      END IF;
   END PROCESS;